專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及裝配有調(diào)節(jié)電路的半導(dǎo)體集成電路，具體地講，涉及根據(jù)耦合到輸出端的負載電路所消耗負載電流的增大或減小來控制輸出電壓的調(diào)節(jié)電路。
背景技術(shù)：
在均利用繼28nm代之后的半導(dǎo)體工藝的產(chǎn)品中，預(yù)期半導(dǎo)體器件的操作變得更快。然而，出現(xiàn)的問題是，因為隨著半導(dǎo)體工藝代的推進，芯片中的電流密度變高，所以與低負載/低速操作相比，在高負載/高速操作下，要施加到晶體管的電壓大大降低，從而導(dǎo)致難以進行高速操作。在這種情形下，通常采用將調(diào)節(jié)電路安裝在半導(dǎo)體芯片上方并且抑制施加到晶體管的電壓的波動的方法。通常，在調(diào)節(jié)電路中使用模擬部件，諸如晶體管、電容器、電感器等，并且已實現(xiàn)通過組合這些元件的參數(shù)值來控制電壓的控制算法。這種類型的調(diào)節(jié)電路被稱為模擬控制型調(diào)節(jié)器。在制成芯片之后的調(diào)試中，模擬控制型調(diào)節(jié)器難以根據(jù)要控制的目標(biāo)來改變控制的循環(huán)特性。這是因為難以很大地改變用于確定循環(huán)特性的模擬部件的參數(shù)值。另一方面，已提出即使在芯片設(shè)計之后也能夠容易改變循環(huán)特性的數(shù)控型調(diào)節(jié)器。例如，在非專利文件I至3的每個中已公開了通過這種數(shù)字控制操作的調(diào)節(jié)電路的示例。在非專利文件I中已公開了以下示例:通過監(jiān)控輸出電壓而獲得的電壓值被轉(zhuǎn)換成數(shù)字值，并且功率MOS晶體管受PID控制的控制。在非專利文件2中已公開了以下示例:使用移位寄存器，順序地增加每一個均成為導(dǎo)通狀態(tài)的功率MOS晶體管的數(shù)量。在非專利文件3中已公開了以下示例:沿線性函數(shù)增加功率MOS晶體管的柵極長度。[現(xiàn)有技術(shù)文獻][非專利文獻][非專利文獻I]B.J.Patella 等人，“High-Frequency Digital PWM Controller IC forDC-DCConverters”(用于DC-DC轉(zhuǎn)換器的高頻數(shù)字PWM控制IC), IEEE電子電力學(xué)報(IEEETransactions on Power Electronics), 2003 年 I 月，第 I 期第 18 卷,第 438 頁至第 446頁。[非專利文獻2]Y.Lkuma 等人，“0.5_V input digital LDO with 98.7%currentefficiency and
2.7-μ A quiescent current in 65nm CMOS”(65nm CMOS 中具有 98.7% 的電流效率和
2.7-μ A的靜態(tài)電流的0.5V輸入數(shù)字LD0)，2010 IEEE定制集成電路會議(IEEE CustomIntegrated CircuitsConference, CICC), 2010 年，第 I 頁至第 4 頁。
[非專利文獻3]L.Guo，“Implementations of Digital PID Controllers for DC-DCConvertersusing Digital Signal Processors”(使用數(shù)字信號處理器實現(xiàn)用于DC-DC轉(zhuǎn)換器的數(shù)字PID控制器)，2007 IEEE電子信息技術(shù)國際研討會(IEEE INTERNATIONAL CONFERENCEonELECTRO/1NF0RMATI ON TECHNOLOGY), 2007 年 5 月，第 306 頁至第 311 頁。

發(fā)明內(nèi)容
在半導(dǎo)體器件中，假定模塊電路(例如，負載電路)是在調(diào)節(jié)電路中提供輸出電壓的目的地。近來對功耗降低存在大的需求。為了降低功耗，在沒有利用模塊電路的情況下，通常執(zhí)行采取或假定在功耗方面極低的待機模式的控制。因此，調(diào)節(jié)電路需要適應(yīng)施加到模塊電路的負載電流中大的波動。更具體地講，施加到模塊電路的負載電流使正常操作模式和待機模式之差擴大至5位，調(diào)節(jié)電路需要保持輸出電壓相對于從幾微安到幾百毫安的范圍內(nèi)的大范圍負載電流恒定。然而，非專利文獻I至3中描述的技術(shù)不能夠抑制輸出電壓相對于負載電流突然波動的波動。更具體地講，因為即使在負載電流突然波動的時間段內(nèi)也執(zhí)行與另一個時間段內(nèi)相同的控制，所以在負載電流突然波動之后，每個功率MOS晶體管的導(dǎo)通電阻不能立即顯著地變化。也就是說，非專利文獻I至3的每個中描述的技術(shù)所伴隨的問題是，當(dāng)負載電流出現(xiàn)大波動時，不能抑制調(diào)節(jié)電路的輸出電壓波動。根據(jù)本發(fā)明的半導(dǎo)體集成電路的一個方面包括:輸出端，消耗負載電流的負載電路耦合到所述輸出端，并且從輸出端產(chǎn)生輸出電壓；多個輸出晶體管，每個輸出晶體管具有耦合到電源端的一端和耦合到輸出端的另一端，根據(jù)被提供給其控制端的阻抗控制信號所指示的控制值，每個輸出晶體管將輸出電壓的量值控制為對應(yīng)于負載電流的量值；電壓監(jiān)控電路，其監(jiān)控輸出電壓并且輸出指示輸出電壓的電壓值的輸出電壓監(jiān)控值；以及控制電路，其根據(jù)指示輸出電壓的目標(biāo)值的基準電壓和輸出電壓監(jiān)控值之間的誤差值的量值，控制所述控制值的量值，并且基于控制值，控制是否使輸出晶體管中的任一個成為導(dǎo)通狀態(tài)?？刂齐娐犯鶕?jù)用于預(yù)先通知負載電流的變化的預(yù)告信號，在預(yù)定時間段內(nèi)，相對于誤差值增大控制值的變化步長。在根據(jù)本發(fā)明的半導(dǎo)體集成電路，在負載電路執(zhí)行操作模式的變化之前接收預(yù)告信號，在操作模式的變化過程中，負載電路增大負載電流。根據(jù)預(yù)告信號，調(diào)節(jié)電路的控制電路在預(yù)定時間段內(nèi)相對于誤差值來增大控制值的變化步長。因此，即便出現(xiàn)了其中負載電流突增的負載電路操作模式的變化，根據(jù)本發(fā)明的調(diào)節(jié)電路也能夠提高輸出電壓相對于負載電流波動的追蹤特性，并且能夠抑制輸出電壓的波動。按照裝配有根據(jù)本發(fā)明的調(diào)節(jié)電路的半導(dǎo)體集成電路，可以抑制輸出電壓相對于負載電流的突然波動的波動。


圖1是示出根據(jù)第一實施例的調(diào)節(jié)電路的框圖；圖2是示出根據(jù)第一實施例的調(diào)節(jié)電路的輸出晶體管的細節(jié)的框圖；圖3是根據(jù)第一實施例的調(diào)節(jié)電路的控制器的詳細框圖4是示出根據(jù)第一實施例的調(diào)節(jié)電路的操作的時序圖；圖5是示出現(xiàn)有技術(shù)的調(diào)節(jié)電路的操作的時序圖；圖6是用于將根據(jù)第一實施例的調(diào)節(jié)電路中的輸出電壓的波動與現(xiàn)有技術(shù)的調(diào)節(jié)電路的輸出電壓的波動進行比較的曲線圖；圖7是示出設(shè)置現(xiàn)有技術(shù)的輸出晶體管的柵極寬度的方法的曲線圖；圖8是用于描述基于現(xiàn)有技術(shù)的柵極寬度設(shè)置方法的輸出晶體管導(dǎo)通電阻和PMOS電平數(shù)量的曲線圖；圖9是示出根據(jù)第二實施例的調(diào)節(jié)電路中的輸出晶體管的柵極寬度的設(shè)置值與PMOS電平之間的關(guān)系的一個不例的表格；圖10是示出根據(jù)第二實施例的設(shè)置調(diào)節(jié)電路中的輸出晶體管的柵極寬度的方法的曲線圖；圖11是用于描述根據(jù)第二實施例的調(diào)節(jié)電路中的輸出晶體管的柵極寬度和PMOS電平數(shù)量的曲線圖；圖12是示出根據(jù)第二實施例的調(diào)節(jié)電路中的PMOS電平數(shù)量和壓降范圍之間的關(guān)系的一個不例的表格；圖13是示出根據(jù)第二實施例的調(diào)節(jié)電路中的負載電流范圍和PMOS電平之間的關(guān)系的曲線圖；圖14是根據(jù)第三實施例的調(diào)節(jié)電路的框圖；圖15是用于描述在根據(jù)第三實施例的調(diào)節(jié)電路的輸出晶體管處于截止?fàn)顟B(tài)的情況下輸出電壓的電壓值的圖；圖16是用于說明在輸出晶體管采用了通常的耦合構(gòu)造的情況下輸出電壓的電壓值的圖；圖17是用于描述根據(jù)第三實施例的調(diào)節(jié)電路的輸出晶體管的垂直結(jié)構(gòu)的半導(dǎo)體器件的截面圖；圖18是用于描述采用了通常的耦合構(gòu)造的輸出晶體管的垂直結(jié)構(gòu)的半導(dǎo)體器件的截面圖；圖19是根據(jù)第三實施例的調(diào)節(jié)電路的緩沖電路的電路圖；圖20是用于描述施加到根據(jù)第三實施例的調(diào)節(jié)電路的緩沖電路中的NMOS晶體管的最大電壓值的圖；圖21是用于說明施加到根據(jù)第三實施例的調(diào)節(jié)電路的緩沖電路中的PMOS晶體管的最大電壓的圖；圖22是通常的緩沖電路的電路圖；圖23是用于描述施加到通常的緩沖電路中的NMOS晶體管的最大電壓值的圖；圖24是用于描述施加到通常的緩沖電路中的PMOS晶體管的最大電壓值的圖；圖25是示出根據(jù)第三實施例的調(diào)節(jié)電路的緩沖電路的操作的時序圖；圖26是示出根據(jù)第三實施例的調(diào)節(jié)電路的布局的一個示例的示意圖；圖27是示出根據(jù)第三實施例的調(diào)節(jié)電路的布局的另一個示例的示意圖；圖28是示出根據(jù)第三實施例的調(diào)節(jié)電路中的緩沖電路和輸出晶體管的布局的示意圖29是用于描述根據(jù)第三實施例中的調(diào)節(jié)電路中的緩沖電路的垂直結(jié)構(gòu)的一個示例的半導(dǎo)體器件的截面圖；圖30是用于描述根據(jù)第三實施例中的調(diào)節(jié)電路中的緩沖電路的垂直結(jié)構(gòu)的另一個示例的半導(dǎo)體器件的截面圖；圖31是用于描述用于根據(jù)第三實施例的調(diào)節(jié)電路中的緩沖電路、輸出晶體管和模塊的第一電源布線層的布局的示意圖；圖32是用于描述用于根據(jù)第三實施例的調(diào)節(jié)電路中的緩沖電路、輸出晶體管和模塊的第二電源布線層的布局的示意圖；圖33是用于描述用于根據(jù)第三實施例的調(diào)節(jié)電路中的緩沖電路、輸出晶體管和模塊的第三電源布線層的布局的示意圖；圖34是用于描述用于根據(jù)第三實施例的調(diào)節(jié)電路中的緩沖電路、輸出晶體管和模塊的第四電源布線層的布局的示意圖；圖35是用于描述根據(jù)第三實施例的調(diào)節(jié)電路的啟動過程的一個示例的時序圖；圖36是用于描述根據(jù)第三實施例的調(diào)節(jié)電路的啟動過程的另一個示例的時序圖；圖37是根據(jù)第四實施例的調(diào)節(jié)電路中的電壓監(jiān)控電路的框圖；圖38是通常的電壓監(jiān)控電路的框圖；圖39是示出通常的電壓監(jiān)控電路中的輸出電壓的量值和輸出電壓監(jiān)控值之間的關(guān)系的曲線圖；圖40是示出在根據(jù)第四實施例的電壓監(jiān)控電路中沒有進行偏移校正的情況下，輸出電壓的量值和輸出電壓監(jiān)控值之間的關(guān)系的曲線圖；圖41是示出根據(jù)第四實施例的電壓監(jiān)控電路中的輸出電壓的量值和輸出電壓監(jiān)控值之間的關(guān)系的曲線圖；圖42是示出根據(jù)第四實施例的電壓監(jiān)控電路中使用的表格信息的一個示例的圖；以及圖43是示出根據(jù)第四實施例的調(diào)節(jié)電路中的電壓監(jiān)控電路的校準操作的過程的流程圖。
具體實施例方式<第一實施例>下文中，將參照附圖描述本發(fā)明的優(yōu)選實施例。根據(jù)本發(fā)明的半導(dǎo)體集成電路包括調(diào)節(jié)電路。調(diào)節(jié)電路具有一個特征。因此，以下將集中于調(diào)節(jié)電路來說明本發(fā)明。首先，在圖1中示出根據(jù)第一實施例的調(diào)節(jié)電路I的框圖。如圖1中所示，調(diào)節(jié)電路I具有輸出晶體管PM、控制電路(例如，控制器10)、電壓監(jiān)控電路11和輸出端OUT。在調(diào)節(jié)電路I中，模塊12作為負載電路耦合到輸出端OUT。調(diào)節(jié)電路I在輸出端OUT產(chǎn)生輸出電壓VDDM，并且將輸出電壓VDDM提供到負載電路(例如，模塊12)。當(dāng)模塊12消耗負作為消耗電流的載電流Iload時，調(diào)節(jié)電路I執(zhí)行嘗試將輸出電壓VDDM保持在預(yù)定電壓的操作，而不管負載電流Iload的波動如何。順帶地,調(diào)節(jié)電路I向其提供負載電流Iload的負載電路可以不同于模塊12。雖然未在圖1中示出，但半導(dǎo)體集成電路具有由不同于調(diào)節(jié)電路I來供電的電路。在第一實施例中，使用PMOS晶體管作為輸出晶體管PM。輸出晶體管PM由多個輸出晶體管組成。輸出晶體管分別具有每一個均與電源端(例如，用于提供電源電壓VDDH的電源端)稱合的一端(例如，源極端)和每一個均與輸出端OUT稱合的另一端(例如，漏極端)。根據(jù)提供給其控制端(例如，柵極端)的阻抗控制信號所指示的控制值PL，每個晶體管將輸出電壓VDDM的量值控制為對應(yīng)于負載電流Iload的量值。根據(jù)指示輸出電壓VDDM的目標(biāo)值的基準電壓Vref和輸出電壓監(jiān)控值VM之間的誤差值的量值，控制器10控制控制值PL的量值，并且基于控制值PL來控制是否應(yīng)該使輸出晶體管中的任一個成為導(dǎo)電狀態(tài)。也就是說，以一個輸出晶體管對應(yīng)于一個控制值的方式來構(gòu)造輸出晶體管PM。電壓監(jiān)控電路11監(jiān)控輸出電壓VDDM，并且輸出指示輸出電壓VDDM的電壓值的輸出電壓監(jiān)控值VM。輸出電壓監(jiān)控值VM被輸出為數(shù)字值。在根據(jù)第一實施例的調(diào)節(jié)電路I中，在模塊12消耗的負載電流Iload突然波動的情況下，模塊12在模式切換之前輸出預(yù)告信號PACCl和PACC2。根據(jù)用于預(yù)先通知負載電流Iload變化的預(yù)告信號PACCl和PACC2，在預(yù)定時間段內(nèi)，根據(jù)第一實施例的調(diào)節(jié)電路I的控制器10增加控制值相對于誤差值的變化步長。下文中，將詳細描述控制器10的操作。順帶地，預(yù)告信號PACCl是用于通知負載電流Iload的突然波動存在與否的信號，并且預(yù)告信號PACC2是指示負載電流Iload的波動方向的信號。雖然在圖1中要被控制的模塊12輸出預(yù)告信號PACCl和PACC2，但不同于控制目標(biāo)的模塊可以輸出預(yù)告信號PACCl和PACC2。首先，將描述要被控制器10控制的輸出晶體管PM的細節(jié)。因此，在圖2中示出根據(jù)第一實施例的輸出晶體管PM的細節(jié)電路圖。如圖2中所示，控制器10輸出η比特的控制值PL (例如，PMOS電平值PLl至PLn)。輸出晶體管PM具有PMOS晶體管PMl至PMn，等同于與PMOS電平的數(shù)量對應(yīng)的數(shù)量。PMOS晶體管PMl至PMn分別具有:源極端，電源電壓VDDH被施加到源極端；和漏極端，其與輸出端POUT耦合。在根據(jù)第一實施例的調(diào)節(jié)電路I中，根據(jù)負載電流Iload的量值，使PMOS電平值PLl至PLn中的任一個成為使能狀態(tài)(例如，使每個PMOS晶體管成為導(dǎo)通狀態(tài)的低電平電壓)。順帶地，控制輸出晶體管PM的導(dǎo)通狀態(tài)的方法可以是根據(jù)控制值逐漸增加每一個均成為導(dǎo)通狀態(tài)的PMOS晶體管數(shù)量的方法。隨后，將說明根據(jù)第一實施例的調(diào)節(jié)電路I的控制器10的細節(jié)。圖3中示出控制器10的詳細框圖。如圖3中所示，控制器10具有開關(guān)電路SW、第一控制值產(chǎn)生單元20、第二控制值產(chǎn)生單元21和選擇器22。順帶地，控制器10在預(yù)定時間段中重復(fù)的每個處理周期輸出一個控制值PL。開關(guān)電路SW根據(jù)預(yù)告信號PACCl選擇電壓監(jiān)控電路11是將處理周期t中輸入的輸出電壓監(jiān)控值VM[t]施加到第一控制值產(chǎn)生單元20還是第二控制值產(chǎn)生單元21。更具體地講，當(dāng)預(yù)告信號PACCl指示非使能狀態(tài)(對應(yīng)于負載電流Iload沒有出現(xiàn)突變的狀態(tài))時，開關(guān)電路SW將輸出電壓監(jiān)控值VM[t]施加到第一控制值產(chǎn)生單元20。當(dāng)預(yù)告信號PACCl指示使能狀態(tài)(對應(yīng)于期間負載電流Iload中的波動較小的正常操作時段)時，開關(guān)電路SW將輸出電壓監(jiān)控值VM[t]施加到第二控制值產(chǎn)生單元21。當(dāng)預(yù)告信號PACCl指示期間負載電流Iload中的波動較小的正常操作時段時，第一控制值產(chǎn)生單元20產(chǎn)生控制值tPL。當(dāng)預(yù)告信號PACCl指示期間負載電流Iload中的波動較大的負載突變時段時，第二控制值產(chǎn)生單元21產(chǎn)生控制值pPL2。當(dāng)預(yù)告信號PACCl指示期間負載電流Iload中的波動較小的正常操作時段時，選擇器22將第一控制值產(chǎn)生單元20產(chǎn)生的控制值tPL設(shè)置成控制值PL。當(dāng)預(yù)告信號PACC2指示期間負載電流Iload中的波動較大的負載突變時段時，選擇器22將第二控制值產(chǎn)生單元21產(chǎn)生的控制值pPL2設(shè)置成控制值PL?；谳敵鲭妷汉突?準電壓，第一控制值產(chǎn)生單元20和第二控制值產(chǎn)生單元21分別根據(jù)PID (比例、積分和微分)控制來產(chǎn)生控制值。因此，將進一步詳細地說明第一控制值產(chǎn)生單元20和第二控制值產(chǎn)生單元21。第一控制值產(chǎn)生單元20具有加法器31和38、目標(biāo)電壓值產(chǎn)生器32、第一系數(shù)乘法器33、延遲電路34、36和39、第二系數(shù)乘法器35和第三系數(shù)乘法器37。目標(biāo)電壓值產(chǎn)生器32產(chǎn)生指示輸出電壓VDDM的目標(biāo)值的基準電壓Vref。加法器31產(chǎn)生基準電壓Vref和輸出電壓監(jiān)控值VM[t]之間的誤差值ERR[t]。第一系數(shù)乘法器33輸出通過將誤差值ERR[t]與增益系數(shù)CoefO相乘而獲得的值。延遲電路34輸出通過將誤差值ERR[t]延遲一個處理周期而獲得的ERR[t-l]。第二系數(shù)乘法器35輸出通過將誤差值ERR[t-l]與增益系數(shù)Coefl相乘而獲得的值。延遲電路36輸出通過將誤差值ERR[t_l]延遲一個處理周期而獲得的ERR[t-2]。第三系數(shù)乘法器37輸出通過將誤差值ERR[t-2]與增益系數(shù)Coef2相乘而獲得的值。延遲電路39輸出通過將控制值tPL[t]延遲一個處理周期而獲得的控制值tPL[t-l]。加法器38將第一系數(shù)乘法器33的輸出值、第二系數(shù)乘法器35的輸出值、第三系數(shù)乘法器37的輸出值和延遲電路39的輸出值相加，以產(chǎn)生當(dāng)前處理周期中的控制值tPL[t]。也就是說，在第一控制值產(chǎn)生單元20產(chǎn)生的誤差值ERR[t]變成下面等式(I)中表達的值?？刂浦祎PL[t]變成下面等式(2)中表達的值。ERR [t] =VM [t]-Vref…(I)。tPL[t] =CoefOXERR[t] +Coefl XERR[t - l]+Coef2XERR[t - 2]+tPL[t -1]...(2)。第二控制值產(chǎn)生單元21具有加法器41、48和50、目標(biāo)電壓值產(chǎn)生器42、第一系數(shù)乘法器43、延遲電路44、46和49、第二系數(shù)乘法器45、第三系數(shù)乘法器47和電平移位值產(chǎn)生電路51。目標(biāo)電壓值產(chǎn)生器42產(chǎn)生基準電壓Vref_Bl和Vref_B2，每一個均對應(yīng)于輸出電壓VDDM的目標(biāo)值。當(dāng)預(yù)告信號PACC2指示負載電流Iload的波動方向是其增大方向時，目標(biāo)電壓值產(chǎn)生器42輸出基準電壓Vref_Bl。當(dāng)預(yù)告信號PACC2指示負載電流Iload的波動方向是其減小方向時，目標(biāo)電壓值產(chǎn)生器42輸出基準電壓Vref_B2?；鶞孰妷篤ref_Bl是比基準電壓Vref高AV的值?；鶞孰妷篤ref_B2是比基準電壓Vref低AV的值。加法器41產(chǎn)生目標(biāo)電壓值產(chǎn)生器42輸出的基準電壓和輸出電壓監(jiān)控值VM[t]之間的誤差值ERR_B[t]。第一系數(shù)乘法器43輸出通過將誤差值ERR_B[t]與增益系數(shù)CoefO_B相乘而獲得的值。延遲電路44輸出通過將誤差值ERR_B[t]延遲一個處理周期而獲得的ERR_B[t-l]。第二系數(shù)乘法器45輸出通過將誤差值ERR_B[t-l]與增益系數(shù)C0efl_B相乘而獲得的值。延遲電路46輸出通過將誤差值ERR_B[t-l]延遲一個處理周期而獲得的ERR_B[t-2]。第三系數(shù)乘法器47輸出通過將誤差值ERR_B[t-2]與增益系數(shù)Coef2_B相乘而獲得的值。延遲電路49輸出通過將控制值tPLl[t]延遲一個處理周期而獲得的控制值tPLl [t -1]。加法器48將第一系數(shù)乘法器43的輸出值、第二系數(shù)乘法器45的輸出值、第三系數(shù)乘法器47的輸出值和延遲電路49的輸出值相加，以產(chǎn)生在當(dāng)前處理周期中的臨時控制值tPLl[t]。順帶地，第二控制值產(chǎn)生單元21的增益系數(shù)CoefO_B、Coen_B和Coef2_B分別具有比第一控制值產(chǎn)生單元20的增益系數(shù)CoefO、Coef I和Coef2更大的值。增益系數(shù)CoefO、Coefl和Coef2分別對應(yīng)于第一增益系數(shù)。增益系數(shù)CoefO_B、Coef 1_B和Coef2_B分別對應(yīng)于第二增益系數(shù)。加法器50將電平移位值產(chǎn)生單元51輸出的電平移位值與臨時控制值pPLl[t]相力口，以輸出控制值pPL2[t]。在此，當(dāng)預(yù)告信號PACC2指示負載電流Iload的波動方向是其增大方向時，電平移位值產(chǎn)生單元51輸出電平移位值SLVl。當(dāng)預(yù)告信號PACC2指示負載電流Iload的波動方向是其減小方向時，電平移位值產(chǎn)生單元51輸出電平移位值SLV2。電平移位值SLVl是在臨時控制值pPLl [t]的增大方向上發(fā)生電平移位的值。電平移位值SLV2是在臨時控制值pPLl[t]的減小方向上發(fā)生電平移位的值。順帶地，電平移位值SLV2是正值并且是小于電平移位值SLVl的值。也就是說，當(dāng)預(yù)告信號PACC2指示負載電流Iload增大時，第二控制值產(chǎn)生單元21處產(chǎn)生的誤差值ERR_B[t]變成在以下等式(3)中表達的值，并且控制值tPL[t]變成以下等式(4)中表達的值。ERR_B[t]=VM[t] - Vref_Bl...⑷。pPLl [t]=CoefO_B XERR_B[t]+Coef1_B XERR_B[t -1]+Coef2_BXERR_B[t - 2]+tPLl [t -1]pPL2[t]=pPLl[t]+SLVl...(4)當(dāng)預(yù)告信號PACC2指示負載電流Iload減小時，第二控制值產(chǎn)生單元21處產(chǎn)生的誤差值ERR_B[t]變成在以下等式(5)中表達的值，并且控制值tPL[t]變成以下等式(6)中表達的值。ERR_B[t]=VM[t] - Vref_B2...(5)。pPLl [t] =CoefO_BXERR_B [t] +Coef 1_BXERR_B[t - l]+Coef2_BXERR_B[t - 2]+tPLl[t - l]pPL2[t]=pPLl [t] - SLV2...(6)。隨后，將說明根據(jù)第一實施例的調(diào)節(jié)電路I的操作。示出根據(jù)第一實施例的調(diào)節(jié)電路I的操作的時序圖在圖4中示出。如圖4中所示，在調(diào)節(jié)電路I中，在負載電流Iload突增的時刻T3之前的時刻Tl，預(yù)告信號PACCl和PACC2分別從低電平切換到高電平。根據(jù)預(yù)告信號PACCl和PACC2的變化，在時刻T2，用于產(chǎn)生控制值PL的控制值產(chǎn)生單元從第一控制值產(chǎn)生單元20切換到第二控制值產(chǎn)生單元21。因此，在產(chǎn)生控制值的過程中使用的每個增益系數(shù)增大。響應(yīng)于預(yù)告信號PACC2處于高電平，目標(biāo)電壓值產(chǎn)生器32輸出基準電壓Vref_Bl并且電平移位值產(chǎn)生單元51輸出電平移位值SLVl。在從負載電流Iload突增開始經(jīng)過了預(yù)定時段之后，使預(yù)告信號PACCl降低。根據(jù)預(yù)告信號PACCl的變化，調(diào)節(jié)電路I將用于產(chǎn)生控制值PL的控制值產(chǎn)生單元從第二控制值產(chǎn)生單元21切換到第一控制值產(chǎn)生單元20。在調(diào)節(jié)電路I中，在負載電流Iload突減的時刻T6之前的時刻T4，預(yù)告信號PACCl從低電平切換到高電平，并且預(yù)告信號PACCl從高電平切換到低電平。根據(jù)預(yù)告信號PACCl和PACC2的變化，在時刻T5，用于產(chǎn)生控制值PL的控制值產(chǎn)生單元從第一控制值產(chǎn)生單元20切換到第二控制值產(chǎn)生單元21。因此，在產(chǎn)生控制值的過程中使用的增益系數(shù)變大。響應(yīng)于預(yù)告信號PACCl處于低電平，目標(biāo)電壓值產(chǎn)生器42輸出基準電壓Vref_B2，并且電平移位值產(chǎn)生單元51輸出電平移位值SLV2。在從負載電流Iload突變開始經(jīng)過了預(yù)定時段之后，使預(yù)告信號PACCl降低。根據(jù)預(yù)告信號PACCl的變化，調(diào)節(jié)電路I將用于產(chǎn)生控制值PL的控制值產(chǎn)生單元從第二控制值產(chǎn)生單元21轉(zhuǎn)變成第一控制值產(chǎn)生單元20。根據(jù)以上描述，在負載電流Iload突變的時刻T3和T6之前，調(diào)節(jié)電路I增大用于限定控制值PL的變化步長的增益系數(shù)。因此，即使當(dāng)負載電流Iload出現(xiàn)突變時，調(diào)節(jié)電路I也能夠改善控制值PL相對于輸出電壓VDDM的波動的追蹤，并且能夠抑制輸出電壓VDDM的波動。在負載電流Iload突變的時刻T3和T6之前，調(diào)節(jié)電路I增大變成目標(biāo)電壓值的基準電壓。因此，在負載電流Iload突變的時刻T3和T6之前，調(diào)節(jié)電路I可以相應(yīng)于負載電流Iload的變化來改變控制值PL。通過在負載電流Iload變化之前改變控制值PL，以此方式，使得能夠以對應(yīng)于負載電流Iload變化的方式來改變輸出晶體管PM的電阻值，并且能夠抑制輸出電壓VDDM相對于負載電流Iload的波動的波動。順帶地，基準電壓的變化是對應(yīng)于以下事實的過程，即強行使得在負載電流Iload出現(xiàn)突變之前的時刻的控制值PL的變化步長大。在負載電流Iload突變的時刻T3和T6之前，調(diào)節(jié)電路I將迫使控制值PL改變的電平移位值SLVl和SLV2相加。也就是說，在輸出電壓VDDM隨著負載電流Iload的波動而出現(xiàn)波動之前，調(diào)節(jié)電路I改變控制值PL的量值。因此，通過迫使在負載電流Iload突變之前改變控制值PL，可以抑制在負載電流Iload開始變化時輸出電壓VDDM中的波動。順帶地，將電平移位值相加是等同于以下事實的過程，即強行使得在負載電流Iload出現(xiàn)突變之前的時刻的控制值PL的變化步長大。調(diào)節(jié)電路I基于預(yù)告信號改變控制參數(shù)(例如，增益系數(shù)、基準電壓和電平移位值)，從而使得能夠便利地跟隨負載電流Iload的突變。接著響應(yīng)于負載電流Iload的突增而以令人滿意的精度更新控制值PL使得能夠防止控制值PL過沖。還可以通過防止控制值PL過沖來防止輸出電壓VDDM的過沖。順帶地，雖然在以上實施例中已經(jīng)根據(jù)預(yù)告信號改變了每個控制值產(chǎn)生單元中使用的三個參數(shù)，但即便根據(jù)預(yù)告信號僅改變?nèi)齻€參數(shù)中的一個，也可以抑制輸出電壓VDDM的波動。將說明現(xiàn)有技術(shù)的調(diào)節(jié)電路的操作作為比較示例，現(xiàn)有技術(shù)的調(diào)節(jié)電路沒有基于預(yù)告信號執(zhí)行控制參數(shù)(例如，增益系數(shù)、基準電壓和電平移位值)的改變。示出現(xiàn)有技術(shù)的調(diào)節(jié)電路的時序圖在圖5中不出。如圖5中所示，在現(xiàn)有技術(shù)的調(diào)節(jié)電路中，在負載電流Iload出現(xiàn)突然波動之后(例如，在時刻Tll和T12之后)，開始更新控制值PL。在現(xiàn)有技術(shù)的調(diào)節(jié)電路中，在整個時段內(nèi)，用于更新控制值PL的步長是恒定的。因此，在現(xiàn)有技術(shù)的調(diào)節(jié)電路中，控制值PL不能夠充分跟隨輸出電壓VDDM的變化，以致出現(xiàn)控制值PL的過沖。因為控制值PL不能夠充分跟隨輸出電壓VDDM的變化，所以其波動變大。因此，示出在負載電流Iload突增的情況下，根據(jù)第一實施例的調(diào)節(jié)電路I輸出的輸出電壓和現(xiàn)有技術(shù)的調(diào)節(jié)電路輸出的輸出電壓的波動的曲線圖在圖6中不出。如圖6中所示，在負載電流Iload突增之前，根據(jù)第一實施例的調(diào)節(jié)電路I產(chǎn)生的輸出電壓VDDM的電壓開始上升。在已出現(xiàn)負載電流Iload突增的時刻的壓降也被抑制得低。另一方面，現(xiàn)有技術(shù)的調(diào)節(jié)電路輸出的輸出電壓VDDM根據(jù)負載電流Iload的突增而大大減小，并且收斂為具有大過沖的穩(wěn)定電壓。因此，通過使用根據(jù)第一實施例的調(diào)節(jié)電路1，即使當(dāng)負載電流Iload很大變化時，也能夠穩(wěn)定地保持輸出電壓VDDM。通過以此方式提高輸出電壓VDDM的穩(wěn)定性，能夠防止過大的電壓施加到模塊12并且可以增強模塊12的可靠性。因為輸出電壓VDDM的過沖或欠沖被抑制得小，所以能夠?qū)⑤敵鲭妷篤DDM的波動裕量設(shè)置得小并且將更高的電壓設(shè)置成輸出電壓VDDM。通過設(shè)置輸出電壓VDDM，能夠提高模塊12的操作速度。〈第二實施例〉第二實施例將說明設(shè)置輸出晶體管的柵極寬度的方法。首先，將描述設(shè)置通常的輸出晶體管的柵極寬度的方法。因此，在圖7中示出指示現(xiàn)有技術(shù)的輸出晶體管的柵極寬度和控制值PL的量值之間的關(guān)系以及輸出電壓VDDM的量值和控制值PL的量值之間的關(guān)系的曲線圖。如圖7中所示，在設(shè)置通常的輸出晶體管的柵極寬度的方法中，以柵極寬度相對于控制值PL的量值線性增大的方式來設(shè)置輸出晶體管的柵極寬度。當(dāng)柵極寬度被設(shè)置成相對于控制值PL線性變化時，輸出電壓VDDM以與控制值PL成反比的關(guān)系升高。也就是說，在控制值PL變得足夠大之前，輸出電壓VDDM達到足夠的電壓，此后為了漸進與目標(biāo)電壓而改變。順帶地，圖7中示出的示例已示出了在負載電流Iload恒定的情況下輸出電壓VDDM的變化?，F(xiàn)在，當(dāng)假設(shè)負載電流是Iload并且假設(shè)輸出晶體管PM的導(dǎo)通電阻為Ron時，輸出電壓VDDM被表達為VDDM=VDDh - RonX I load。當(dāng)輸出晶體管PW的柵極寬度為W時，其導(dǎo)通電阻Ron具有Ron -1/ff的關(guān)系。在這種情形下，當(dāng)將柵極寬度設(shè)置成變成與控制值PL線性相關(guān)時，輸出電壓VDDM變成如圖7中所示的這種特性。因此，當(dāng)輸出晶體管的電阻值變化滿足與控制值PL成非線性關(guān)系時，隨著控制值PL的更新而變化的輸出電壓VDDM變化變得過大或過小。也就是說，當(dāng)采用的是目前已知的柵極寬度設(shè)置方法時，存在如下問題:控制值PL相對于輸出電壓VDDM的追蹤特性劣化，并且輸出電壓VDDM的可控性降低。當(dāng)輸出晶體管的柵極寬度相對于控制值PL的變化被線性地設(shè)置時，出現(xiàn)如下問題:構(gòu)成輸出晶體管的PMOS晶體管的數(shù)量和控制值PL的數(shù)量增加。因此，為了說明這個問題，在圖8中示出輸出晶體管的導(dǎo)通電阻Ron和每個控制值PL之間的關(guān)系。當(dāng)假設(shè)輸出電壓VDDM的波動落入預(yù)定范圍內(nèi)時，必須將負載電流Iload最大的區(qū)域中的輸出電壓VDDM的波動設(shè)置在預(yù)定范圍內(nèi)。當(dāng)抑制輸出電壓VDDM相對于這種大電流波動的波動時，必須使在一個變化步長產(chǎn)生的導(dǎo)通電阻的差異更小。也就是說，需要導(dǎo)通電阻在控制值PL的整個范圍內(nèi)以小變化步長來切換。考慮到這一點，當(dāng)如圖8中所示輸出晶體管的柵極寬度被相對于每個控制值PL線性設(shè)置時，必須以非常細小的步長改變輸出晶體管的柵極寬度，從而控制其導(dǎo)通電阻。因此，當(dāng)控制值PL以細小步長變化時，出現(xiàn)如下問題:構(gòu)成輸出晶體管PM的PMOS晶體管的數(shù)量和控制值產(chǎn)生電路的電路規(guī)模增大。因此，在根據(jù)第二實施例的調(diào)節(jié)電路中，輸出晶體管PM的柵極寬度相對于每個控制值PL線性變化。在根據(jù)第二實施例的調(diào)節(jié)電路中，同樣地，輸出晶體管PM的電阻值相對于每個控制值PL線性變化。因此，在圖9中示出設(shè)置了根據(jù)第二實施例的調(diào)節(jié)電路中的輸出晶體管PM的柵極寬度的一個示例。
在圖9所示的示例中，構(gòu)成圖2所示輸出晶體管PM的PMOS晶體管的數(shù)量被設(shè)置成
10。在根據(jù)第二實施例的調(diào)節(jié)電路中，如圖9中所示，對應(yīng)于一個控制值PL設(shè)置一個PMOS晶體管。隨著對應(yīng)控制值PL變大，每個PMOS晶體管的電阻值線性減小。隨著對應(yīng)控制值PL變得更大，每個PMOS晶體管的柵極寬度變大，但其變化變成非線性的。更具體地講，控制值PL越大，由于控制值PL之間的差異導(dǎo)致的柵極寬度的差異越大?，F(xiàn)在，在圖10中示出指示根據(jù)第二實施例的調(diào)節(jié)電路中的輸出晶體管的柵極寬度和控制值PL的量值之間的關(guān)系的曲線圖，以及輸出電壓VDDM的量值和控制值PL的量值之間的關(guān)系的曲線圖。如圖10中所示，在根據(jù)第二實施例的調(diào)節(jié)電路中，輸出晶體管的柵極寬度變大，與每個控制值PL成反比。另一方面，在根據(jù)第二實施例的調(diào)節(jié)電路中，輸出電壓VDDM以與控制值PL大致成線性的關(guān)系升高。在圖10所示的示例中，負載電流Iload被保持恒定。也就是說，在根據(jù)第二實施例的調(diào)節(jié)電路中，輸出晶體管的導(dǎo)通電阻Ron以與控制值PL成線性的關(guān)系變化。通過以這樣的方式使輸出晶體管的導(dǎo)通電阻Ron以與每個控制值PL成線性的關(guān)系變化，能夠使控制值PL的數(shù)量減少。因此，以下將描述之所以可以抑制控制值PL的數(shù)量的原因。在圖11中示出根據(jù)第二實施例的調(diào)節(jié)電路中的輸出晶體管的導(dǎo)通電阻Ron和每個控制PL之間的關(guān)系。在根據(jù)第二實施例的調(diào)節(jié)電路中，對應(yīng)于負載電路Iload的量值設(shè)置每個控制值PL的量值。更具體地講，小值的控制值PL與小負載電流Iload相關(guān)聯(lián)，而大值的控制值PL與大負載電流Iload相關(guān)聯(lián)。現(xiàn)在，在負載電流是小負載電流Iload的情況下輸出電壓VDDM可容許的波動寬度和在負載電流是大負載電流Iload的情況下輸出電壓VDDM可容許的波動寬度被設(shè)置成彼此相等。在負載電流Iload是0.25mA的情況下輸出電壓VDDM的可容許波動寬度假定為IOmV,容許導(dǎo)通電阻Ron達40 Ω。另一方面，當(dāng)在負載電流Iload是250mA的情況下輸出電壓VDDM的可容許波動寬度假定為IOmV時，容許導(dǎo)通電阻Ron達40ι Ω。也就是說,在負載電流Iload是0.25mA或更小的區(qū)域中，如同當(dāng)負載電流Iload大時一樣，導(dǎo)通電阻Ron不需要以40πιΩ的變化步長來切換?？紤]到這一點，在負載電流Iload小的范圍內(nèi)，可以使得控制值PL變化I時導(dǎo)通電阻Ron的電阻值變化大。另一方面，當(dāng)負載電流大時，如果導(dǎo)通電阻Ron沒有以小變化步長來切換，則不能滿足輸出電壓VDDM的可容許波動寬度。因此，在負載電流Iload大的范圍內(nèi)，當(dāng)控制值PL變化I時,導(dǎo)通電阻Ron的電阻值變化必須減小。出于如上所述的這個原因，在圖11所示的示例中示出在負載電流小的范圍內(nèi)導(dǎo)通電阻Ron的變化步長最大并且隨著負載電流變得更大，導(dǎo)通電阻Ron的變化步長變小的曲線圖。通過以這樣的方式根據(jù)負載電流Iload的量值來改變導(dǎo)通電阻Ron的變化步長，能夠減少導(dǎo)通電阻Ron的切換次數(shù)。因為控制值PL可用的值的數(shù)量對應(yīng)于導(dǎo)通電阻Ron的切換次數(shù)，所以可以減少控制值PL的數(shù)量。現(xiàn)在，將說明設(shè)置根據(jù)第二實施例的調(diào)節(jié)電路的示例作為具體示例。如圖12中所示，示出根據(jù)第二實施例的調(diào)節(jié)電路中的控制值PL的數(shù)量的表格在圖12中示出。在根據(jù)第二實施例的調(diào)節(jié)電路中，在啟動操作和正常操作期間，輸出晶體管可容許的壓降范圍改變。因此，在圖12所不的表格中不出兩個設(shè)置。
如圖12中所示，根據(jù)第二實施例的調(diào)節(jié)電路通過59級的控制值能夠適應(yīng)從IHym至250mA的負載電流波動范圍。更具體地講，根據(jù)第二實施例的調(diào)節(jié)電路僅僅通過使用對應(yīng)于59級的變化步長的數(shù)量而適應(yīng)負載電流中相差大約2200倍的波動。在圖12所示的示例中，在啟動操作期間，根據(jù)第二實施例的調(diào)節(jié)電路指示從114 μ m至16mA的負載電流波動。根據(jù)第二實施例的調(diào)節(jié)電路以I至9這九級改變控制值PL,以將輸出晶體管的壓降設(shè)置為70mV至120mV，并且將壓降的分辨率設(shè)置為50mV。在正常操作期間，根據(jù)第二實施例的調(diào)節(jié)電路指示從16mA至250mA的負載電流波動。根據(jù)第二實施例的調(diào)節(jié)電路以10至59這五十級改變控制值PL，以將輸出晶體管的壓降設(shè)置為15mV至155mV，并且將壓降的分辨率設(shè)置為10mV。現(xiàn)在，將以具體方式說明圖12中示出的操作范圍。因此，在圖13中示出表示根據(jù)第二實施例的調(diào)節(jié)電路中的每個控制值PL和負載電流范圍之間的關(guān)系、控制值PL和輸出晶體管的電阻值之間的關(guān)系以及控制值PL和輸出晶體管的柵極寬度之間的關(guān)系的曲線圖。如圖13中所示，在根據(jù)第二實施例的調(diào)節(jié)電路中，根據(jù)負載電流Iload的范圍施用預(yù)定的控制值PL。如圖13中所示，在第二實施例中，輸出晶體管的導(dǎo)通電阻被設(shè)置成相對于每個控制值PL以與特定Iload成比例的關(guān)系減小，并且輸出晶體管的柵極寬度被設(shè)置成以反比關(guān)系增大。根據(jù)以上描述，根據(jù)第二實施例的調(diào)節(jié)電路具有以下特征，即其包括:輸出端，消耗負載電流的負載電路耦合到輸出端并且從輸出端產(chǎn)生輸出電壓；多個輸出晶體管，每個輸出晶體管具有耦合電源端的一端和耦合輸出端的另一端，并且根據(jù)提供給控制端的阻抗控制信號所指示的控制值，相對于負載電流的量值，控制輸出電壓的量值；電壓監(jiān)控電路，其監(jiān)控輸出電壓并且輸出指示輸出電壓的值的輸出電壓監(jiān)控值；以及控制電路，其根據(jù)指示輸出電壓的目標(biāo)值的基準電壓和輸出電壓監(jiān)控值之間的誤差值的量值，控制控制值的量值，并且基于控制值，控制是否應(yīng)該使輸出晶體管中的任一個成為導(dǎo)通狀態(tài)，并且構(gòu)成輸出晶體管的多個PMOS晶體管的柵極寬度被設(shè)置成以與控制值的量值成反比的關(guān)系增大。在根據(jù)第二實施例的調(diào)節(jié)電路中，每個輸出晶體管的柵極寬度的倒數(shù)被設(shè)置成以與每個控制值PL成比例的關(guān)系減小。通過以這樣的方式設(shè)置輸出晶體管的柵極寬度的變化步長，使得能夠以與控制值成線性關(guān)系改變輸出晶體管的導(dǎo)通電阻。因此，輸出晶體管的導(dǎo)通電阻以與控制值PL成線性關(guān)系變化，從而使得能夠在控制器10已更新指示控制值PL的值的情況下線性設(shè)置輸出電壓VDDM的波動。也就是說，在根據(jù)第二實施例的調(diào)節(jié)電路中，可以使輸出電壓VDDM的變化特性和控制值PL的變化特性都是線性的。在根據(jù)第二實施例的調(diào)節(jié)電路中，可以改進控制值PL對輸出電壓VDDM變化的追蹤特性，并且可以對輸出電壓VDDM執(zhí)行更高精度的控制。在根據(jù)第二實施例的調(diào)節(jié)電路中，每個輸出晶體管的柵極寬度的設(shè)置被設(shè)置成與每個控制值PL成非線性關(guān)系，從而能夠通過少量的設(shè)置值PL對輸出電壓VDDM進行更高精度的控制。因此，能夠減少構(gòu)成控制器10的電路元件的數(shù)量并且減小其電路面積。因為構(gòu)成輸出晶體管PM的PMOS晶體管的數(shù)量也可以減少，所以關(guān)于輸出晶體管PM的電路面積可以減小?！吹谌龑嵤├?br> 為了使模塊12的操作更快，必須向模塊12提供更高的電壓。當(dāng)通過調(diào)節(jié)電路向模塊12提供高壓電源時，考慮到調(diào)節(jié)電路中出現(xiàn)的壓降，必須向調(diào)節(jié)電路施加比提供到模塊12的電源更高的電壓。然而，當(dāng)向調(diào)節(jié)電路施加比提供到模塊12的電壓更高的電源電壓時，必須使用高壓元件作為構(gòu)成調(diào)節(jié)電路的元件，每一個高壓元件具有比模塊12處更高的擊穿電壓。高壓元件的晶體管面積大于低壓元件。因此，出現(xiàn)以下問題:當(dāng)使用高壓元件構(gòu)成調(diào)節(jié)電路時，調(diào)節(jié)電路的面積變大。因此，第三實施例將說明由低壓元件組成的調(diào)節(jié)電路2，這些低壓元件的每一個都具有與模塊12相同的擊穿電壓。在圖14中示出根據(jù)第三實施例的調(diào)節(jié)電路2的框圖。如圖14中所示，根據(jù)第三實施例的調(diào)節(jié)電路2具有控制器10、電壓監(jiān)控電路11、緩沖電路13、輸出晶體管PM和輸出端OUT。在調(diào)節(jié)電路2中，控制器10和電壓監(jiān)控電路11在電源電壓VDD和地電壓VSS之間操作。在調(diào)節(jié)電路2中，作為在高壓側(cè)提供的電力，緩沖電路13被提供有電源電壓VDD和遞升電壓VDDH，并且作為在低壓側(cè)提供的電力，被提供有地電壓VSS。在調(diào)節(jié)電路2中，向輸出晶體管PM的源極提供遞升電壓VDDH。這里，電源電壓VDD和輸出電壓VDDM分別是相同的電壓，例如，1.2V左右的電壓。遞升電壓VDDH是其電壓或電勢高于電源電壓VDD的電壓，例如，1.35V左右的電壓。第三實施例將首先說明關(guān)于輸出晶體管PM的耦合構(gòu)造的特征。在根據(jù)第三實施例的調(diào)節(jié)電路2中，緩沖電路13還具有特征，而其特征將在隨后進行描述。如圖14中所示，在根據(jù)第三實施例的調(diào)節(jié)電路2中，輸出晶體管PM的背柵端耦合到其漏極。輸出晶體管PM的這種耦合使得能夠防止在輸出晶體管PM處于截止?fàn)顟B(tài)的時段內(nèi)輸出晶體管PM的漏極電壓降低。在圖15中示出用于描述輸出晶體管PM處于截止?fàn)顟B(tài)的時段內(nèi)輸出晶體管PM的操作的圖示。如圖15中所示，當(dāng)輸出晶體管PM處于截止?fàn)顟B(tài)時，向其柵極施加遞升電壓VDDH。此時，在根據(jù)第三實施例的調(diào)節(jié)電路2中，輸出晶體管PM的漏極電壓VDDM變成大于或等于0.65V。這是因為，當(dāng)輸出晶體管PM處于截止?fàn)顟B(tài)時，在輸出晶體管的源極和背柵之間形成二極管，并且輸出晶體管PM的漏極電壓被該二極管鉗位。利用這種耦合構(gòu)造，在根據(jù)第三實施例的調(diào)節(jié)電路2中，在輸出晶體管PM處于截止?fàn)顟B(tài)時輸出晶體管PM的柵極到漏極電壓Vgdl可以被設(shè)置成0.7V左右。另一方面，作為比較示例，將描述在輸出晶體管PM的耦合被當(dāng)作通常的耦合構(gòu)造的情況下截止?fàn)顟B(tài)的輸出晶體管PM的操作。因此，在圖16中示出用于描述在輸出晶體管PM的耦合被當(dāng)作通常的耦合構(gòu)造的情況下截止?fàn)顟B(tài)的輸出晶體管PM的操作的圖。如圖16中所示，在通常的耦合構(gòu)造中，輸出晶體管PM的背柵耦合其源極。當(dāng)在采用這種耦合構(gòu)造的情況下輸出晶體管PM達到截止?fàn)顟B(tài)時，輸出晶體管PM的漏極電壓VDDM變成小于或等于0.65V。這是因為，在使輸出晶體管PM處于截止?fàn)顟B(tài)的情況下，停止向模塊12提供電流，并且輸出晶體管PM的漏極電壓由于模塊12的漏電流而減小。也就是說，當(dāng)輸出晶體管PM采用通常的耦合構(gòu)造時，輸出晶體管PM處于截止?fàn)顟B(tài)時輸出晶體管PM的柵極到漏極電壓Vgdl變成大于或等于0.7V，從而導(dǎo)致有造成擊穿電壓降低的危險。根據(jù)以上描述，根據(jù)第三實施例的調(diào)節(jié)電路2具有以下特征，即其包括:輸出端，消耗負載電流的負載電路耦合到輸出端并且從輸出端產(chǎn)生輸出電壓；多個輸出晶體管，每個輸出晶體管具有耦合到電源端的一端和耦合到輸出端的另一端，并且根據(jù)提供給控制端的阻抗控制信號所指示的控制值，相對于負載電流的量值，控制輸出電壓的量值；電壓監(jiān)控電路，其監(jiān)控輸出電壓并且輸出指示輸出電壓的電壓值的輸出電壓監(jiān)控值；以及控制電路，其根據(jù)指示輸出電壓的目標(biāo)值的基準電壓和輸出電壓監(jiān)控值之間的誤差值的量值，控制控制值的量值，并且基于控制值，控制是否應(yīng)該使輸出晶體管中的任一個成為導(dǎo)通狀態(tài)，并且輸出晶體管具有相互耦合的背柵端和漏極端。利用具有這類特征的調(diào)節(jié)電路2，在根據(jù)第三實施例的調(diào)節(jié)電路2中，輸出晶體管PM處于截止?fàn)顟B(tài)時輸出晶體管PM的柵極到漏極電壓Vgdl可以被設(shè)置成0.7V左右。根據(jù)第三實施例的調(diào)節(jié)電路2能夠抑制出現(xiàn)擊穿電壓的降低，即使是使用擊穿電壓為1.2V左右的晶體管——與構(gòu)成模塊12的晶體管相同——作為輸出晶體管PM?，F(xiàn)在，將說明輸出晶體管PM的布局。首先，示出根據(jù)第三實施例的調(diào)節(jié)電路2的輸出晶體管PM的垂直結(jié)構(gòu)的半導(dǎo)體器件的截面圖在圖17中示出。如圖17中所示，根據(jù)第三實施例的調(diào)節(jié)電路2的輸出晶體管PM形成在與P阱區(qū)PW相鄰的N阱區(qū)NW中，在P阱區(qū)PW中形成構(gòu)成模塊12的晶體管。向形成有輸出晶體管PM的N阱區(qū)施加輸出的VDDM。作為比較示例，將描述在對于輸出晶體管PM的耦合構(gòu)造采用通常的耦合構(gòu)造的情況下輸出晶體管PM的布局。示出具有通常的耦合構(gòu)造的輸出晶體管PM的垂直結(jié)構(gòu)的半導(dǎo)體器件的截面圖在圖18中示出。如圖18中所示，形成有采用了通常的耦合構(gòu)造的輸出晶體管PM的N阱區(qū)與形成有構(gòu)成模塊的晶體管的P阱區(qū)PW和N阱區(qū)NW分開形成。更具體地講，通過器件隔離區(qū)，形成有采用了通常的耦合構(gòu)造的輸出晶體管PM的N阱區(qū)被形成為與形成有構(gòu)成模塊的晶體管的P阱區(qū)PW相鄰。這是因為，由于向形成有采用了通常的耦合構(gòu)造的輸出晶體管PM的N阱區(qū)施加與構(gòu)成模塊的PMOS晶體管的擊穿電壓不同的擊穿電壓，所以必須通過形成器件隔離區(qū)來防止阱之間的電流流動。順帶地，盡管在圖17和圖18中使用深阱區(qū)DNW，但因為襯底電勢VSS是公共的，所以也可以是沒有插入深阱區(qū)DNW的布局。根據(jù)以上描述，在根據(jù)第三實施例的調(diào)節(jié)電路2中，形成有輸出晶體管PM的N阱區(qū)NW可以被形成為與形成有構(gòu)成模塊12的晶體管的P阱區(qū)PW相鄰。因此，在根據(jù)第三實施例的調(diào)節(jié)電路2中，可以減小器件隔離區(qū)，每個器件隔離區(qū)是形成采用了通常的耦合構(gòu)造的輸出晶體管PM所需要的，并且可以減小半導(dǎo)體芯片的面積。隨后，將詳細說明根據(jù)第三實施例的調(diào)節(jié)電路2的緩沖電路13。如圖14中所示，緩沖電路13設(shè)置在控制器10和功率PMOS晶體管PM之間。如圖14中所示，在調(diào)節(jié)電路2中，控制器10在第一上限電壓(例如，電源電壓VDD)和第一下限電壓(例如，地電壓VSS)之間操作。輸出晶體管PM的源極被施加電壓值高于第一上限電壓的第二上限電壓(例如，遞升電壓VDDH)。緩沖電路13將阻抗控制信號的量值從第一幅度轉(zhuǎn)換成第二幅度，第二幅度的上限電壓和下限電壓高于第一幅度的。因此，在圖19中示出緩沖電路13的詳細電路圖。如圖19中所示，緩沖電路13具有第一緩沖電路60、第二緩沖電路61、第三緩沖電路62和擊穿電壓弛豫電壓產(chǎn)生電路63。第一緩沖電路60在第一上限電壓(例如，電源電壓VDD)和第一下限電壓(例如，地電壓VSS)之間操作。第一緩沖電路60將控制器10輸出的阻抗控制信號原樣輸出到I禹合后一級的第二緩沖電路61。
更具體地講，第一緩沖電路60具有串聯(lián)耦合的兩個反相器。在這兩個反相器中，在其前一級中耦合的反相器由PMOS晶體管Pl和NMOS晶體管NI組成。在這兩個反相器的后一級中耦合的反相器由PMOS晶體管P2和NMOS晶體管N2組成。向PMOS晶體管Pl和P2的源極提供電源電壓VDD，向NMOS晶體管NI和N2的源極提供地電壓VSS。第二緩沖電路61在第一上限電壓(例如，電源電壓VDD)和第二下限電壓(例如，擊穿電壓弛豫電壓VSSV)之間操作，第二下限電壓的電壓高于第一下限電壓。第二緩沖電路61將第一緩沖電路60輸出的阻抗控制信號的幅度的上限電壓當(dāng)作電源電壓VDD并且將其下限電壓轉(zhuǎn)換成擊穿電壓弛豫電壓VSSV,之后從其輸出擊穿電壓弛豫電壓VSSV。更具體地講，第二緩沖電路61具有串聯(lián)耦合的兩個反相器。在這兩個反相器的前一級中耦合的反相器由PMOS晶體管P3和NMOS晶體管N3組成。在這兩個反相器的后一級中耦合的反相器由PMOS晶體管P4和NMOS晶體管N4組成。向PMOS晶體管P3和P4的源極提供電源電壓VDD。向NMOS晶體管N3和N4的源極提供擊穿電壓弛豫電壓VSSV。第三緩沖電路62在第二上限電壓(例如，遞升電壓VDDH)和第二下限電壓(例如，擊穿電壓弛豫電壓VSSV)之間操作，第二上限電壓的電壓高于第一上限電壓。第三緩沖電路62將第二緩沖電路61輸出的阻抗控制信號的幅度的上限電壓轉(zhuǎn)換成遞升電壓VDDH并且將其下限電壓作為擊穿電壓弛豫電壓VSSV輸出。更具體地講，第三緩沖電路62具有串聯(lián)耦合的兩個反相器。在這兩個反相器的前一級中耦合的反相器由PMOS晶體管P5和NMOS晶體管N5組成。在這兩個反相器的后一級中耦合的反相器由PMOS晶體管P6和NMOS晶體管N6組成。向PMOS晶體管P5和P6的源極提供遞升電壓VDDH。向NMOS晶體管N5和N6的源極提供擊穿電壓弛豫電壓VSSV。擊穿電壓弛豫電壓產(chǎn)生電路63產(chǎn)生第二下限電壓(例如，擊穿電壓弛豫電壓VSSV)。擊穿電壓弛豫電壓產(chǎn)生電路63具有擊穿電壓弛豫電壓產(chǎn)生元件、第一晶體管(N7)和遞升檢測電路(例如，低閾值比較器64)。順帶地，盡管根據(jù)第三實施例是使用緩沖電路13中的擊穿電壓弛豫電壓產(chǎn)生電路63產(chǎn)生擊穿電壓弛豫電壓VSSV，但擊穿電壓弛豫電壓VSSV可以是從外部輸入的或者還可以是使用諸如恒壓源電路等的另一構(gòu)造的電路產(chǎn)生的。擊穿電壓弛豫電壓產(chǎn)生元件設(shè)置在產(chǎn)生擊穿電壓弛豫電壓VSSV的第一節(jié)點和被提供地電壓VSS的第二節(jié)點之間，并且產(chǎn)生擊穿電壓弛豫電壓VSSV。更具體地講，在第三實施例中，擊穿電壓弛豫電壓產(chǎn)生元件由NMOS晶體管N8形成。NMOS晶體管N8是二極管耦合型晶體管。向NMOS晶體管N8的源極提供地電壓VSS。NMOS晶體管N8的漏極和柵極耦合到第一節(jié)點。順帶地，NMOS晶體管N3至N6的源極耦合到第一節(jié)點。順帶地，例如，NMOS晶體管N8的閾值電壓具有0.15V左右的電壓。假定這個閾值電壓是擊穿電壓弛豫電壓VSSV。低閾值比較器64在第一上限電壓(例如，電源電壓VDD)和第一下限電壓(例如，地電壓VSS)之間操作，并且檢測第二下限電壓(例如，擊穿電壓弛豫電壓VSSV)的升高，以使電壓抑制信號成為使能狀態(tài)。低閾值比較器64將擊穿電壓弛豫電壓VSSV的值作為閾值電壓LVTH，擊穿電壓弛豫電壓VSSV在電壓抑制信號的使能狀態(tài)和其禁止?fàn)顟B(tài)之間切換。閾值電壓LVTH是高于擊穿電壓弛豫電壓VSSV的電壓并且是以下數(shù)量級的電壓，即該電壓和電源電壓VDD之差能夠保持緩沖電路61能完全操作這樣的電壓差。第一晶體管耦合在第一節(jié)點和第二節(jié)點之間，并且在電壓抑制信號處于使能狀態(tài)的情況下使第一晶體管為導(dǎo)通狀態(tài)。具體地講，第一晶體管由NMOS晶體管N7組成。NMOS晶體管N7的源極被提供有地電壓VSS并且漏極耦合到第一節(jié)點。向NMOS晶體管N7提供低閾值比較器64的輸出(電壓抑制信號)。在電壓抑制信號處于使能狀態(tài)(例如，高電平)的情況下，使NMOS晶體管N7為導(dǎo)通狀態(tài)。當(dāng)電壓抑制信號處于禁止?fàn)顟B(tài)(例如，低電平)時，使NMOS晶體管N7為截止?fàn)顟B(tài)。隨后，將描述施加到根據(jù)第三實施例的構(gòu)成緩沖電路13的晶體管的電壓。在緩沖電路13中，具有使擊穿電壓降低的電勢的元件是對其施加最高電壓的晶體管。在緩沖電路13中，對其施加最高電壓的晶體管是PMOS晶體管P6和NMOS晶體管N6。下面將說明施加到PMOS晶體管P6和NMOS晶體管N6的電壓。在圖20中示出用于描述施加到NMOS晶體管N6的最大電壓的值的圖。如圖20中所示，包括NMOS晶體管N6的反相器的輸入信號達到遞升電壓VDDH的狀態(tài)是施加到NMOS晶體管N6的電壓變成最大的狀態(tài)。當(dāng)?shù)谌彌_電路62的前一級反相器輸出高電平信號時,產(chǎn)生這種狀態(tài)。此時，在根據(jù)第三實施例的緩沖電路13中，向NMOS晶體管N6的源極施加擊穿電壓弛豫電壓VSSV。因此，即使在圖20所示的狀態(tài)下，NMOS晶體管N6的柵極到源極電壓Vgs變成1.2V。也就是說，根據(jù)第三實施例的緩沖電路13能夠防止出現(xiàn)擊穿電壓降低，即使假定NMOS晶體管N6的擊穿電壓是與構(gòu)成模塊12的晶體管相同的電壓(例如，1.2V)。順帶地，在根據(jù)第三實施例的緩沖電路13中，第三緩沖電路62的輸出信號的幅度的上限電壓變成遞升電壓VDDH，并且其下限電壓變成擊穿電壓弛豫電壓VSSV。因此，即使當(dāng)給定低電平作為輸出晶體管PM的柵極電壓時，該電壓也變成擊穿電壓弛豫電壓VSSV。也就是說，在根據(jù)第三實施例的調(diào)節(jié)電路2中，即使當(dāng)給定低電平作為輸出晶體管PM的柵極電壓時，輸出晶體管的柵極到源極電壓也可以被設(shè)置成低于擊穿電壓，并且因此可以防止輸出晶體管的擊穿電壓降低。在圖21中示出用于描述施加到PMOS晶體管P6的最大電壓的值的圖。如圖21中所示，包括PMOS晶體管P6的反相器的輸入信號達到擊穿電壓弛豫電壓VSSV的狀態(tài)是施加到PMOS晶體管P6的電壓變成最大的狀態(tài)。當(dāng)?shù)谌彌_電路62的前一級反相器輸出低電平信號時產(chǎn)生這種狀態(tài)。此時，在根據(jù)第三實施例的緩沖電路13中，向PMOS晶體管P6的源極施加遞升電壓VDDH。因此，即使在圖21所示的狀態(tài)下，PMOS晶體管P6的柵極到源極電壓Vgs也變成1.2V。也就是說，根據(jù)第三實施例的緩沖電路13能夠防止出現(xiàn)擊穿電壓降低，即使假定PMOS晶體管P6的擊穿電壓是與構(gòu)成模塊12的晶體管相同的電壓(例如，1.2V)?，F(xiàn)在，作為比較示例，將說明沒有使用擊穿電壓弛豫電壓VSSV的通常的緩沖電路13a。在圖22中示出通常的緩沖電路13的電路圖。如圖22中所示，通常的緩沖電路13由兩級的緩沖電路60a和61a組成。前一級中設(shè)置的緩沖電路60a在電源電壓VDD和地電壓VSS之間操作。另一方面，后一級中設(shè)置的緩沖電路61a在遞升電壓VDDH和地電壓VSS之間操作。在圖22所示的緩沖電路13中，對其施加最高電壓的晶體管是PMOS晶體管P4a和NMOS晶體管N4a，PMOS晶體管P4a和NMOS晶體管Ma構(gòu)成后一級緩沖電路61a中布置的反相器。因此，下面將描述施加到PMOS晶體管P4a和NMOS晶體管Ma的電壓。在圖23中示出用于描述施加到NMOS晶體管Ma的最大電壓的值的圖。如圖23中所示，包括NMOS晶體管Ma的反相器的輸入信號變成遞升電壓VDDH的狀態(tài)是施加到NMOS晶體管Ma的電壓變成最大的狀態(tài)。當(dāng)緩沖電路61a的前級反相器輸出高電平信號時，產(chǎn)生這種狀態(tài)。此時，在通常的緩沖電路13a中，向NMOS晶體管Ma的源極施加地電壓VSS。因此，在圖23所示的狀態(tài)下，NMOS晶體管Ma的柵極到源極電壓Vgs變成1.35V。此時，在通常的緩沖電路13a中，出現(xiàn)以下問題:在假定NMOS晶體管Ma的擊穿電壓采用與構(gòu)成模塊12的晶體管相同的電壓(例如，1.2V)的情況下，出現(xiàn)擊穿電壓降低。為了避免這種問題，必須使用高電壓元件作為NMOS晶體管N4a。順帶地，在通常的緩沖電路13a中，緩沖電路6Ia的輸出信號的幅度的上限電壓變成遞升電壓VDDH，并且其下限電壓變成地電壓VSS。因此，當(dāng)給定低電平作為輸出晶體管PM的柵極電壓時，該電壓變成地電壓VSS。也就是說，通常的調(diào)節(jié)電路2伴隨而來的問題是，因為在給定低電平作為輸出晶體管PM的柵極電壓的情況下輸出晶體管的柵極到源極電壓超過擊穿電壓，所以必須使用高壓元件作為輸出晶體管。在圖24中示出用于描述施加到PMOS晶體管P4a的最大電壓的值的圖。如圖24中所示，包括PMOS晶體管P4a的反相器的輸入信號變成地電壓VSS的狀態(tài)是施加到PMOS晶體管P4a的電壓變成最大的狀態(tài)。當(dāng)緩沖電路61a的前一級反相器輸出低電平信號時,產(chǎn)生這種狀態(tài)。此時，在通常的緩沖電路13中，向PMOS晶體管P4a的源極施加遞升電壓VDDH。因此，在圖24所示的狀態(tài)下，PMOS晶體管P4a的柵極到源極電壓Vgs變成1.35V。此時，在通常的緩沖電路13中，出現(xiàn)以下問題:在假定PMOS晶體管P4a的擊穿電壓采用與構(gòu)成模塊12的晶體管相同的電壓(例如，1.2V)的情況下，出現(xiàn)擊穿電壓降低。為了避免這種問題，必須使用高電壓元件作為PMOS晶體管P4a。隨后，將描述根據(jù)第三實施例的緩沖電路13的操作。緩沖電路13具有一個特征，即，在輸入信號和輸出信號之間，幅度的上限電壓和下限電壓不同。然而，因為基本操作只是傳遞每個信號，所以本文將省略對其的描述。下面將說明擊穿電壓弛豫電壓產(chǎn)生電路63的操作，即緩沖電路13的另一個特征。示出擊穿電壓弛豫電壓產(chǎn)生電路63的操作的時序圖在圖25中示出。如圖25中所示，在輸入到緩沖電路13的阻抗控制信號的信號電平切換時，擊穿電壓弛豫電壓VSSV的電壓發(fā)生波動。這是因為盡管根據(jù)阻抗控制信號的信號電平的切換電流流入產(chǎn)生擊穿電壓弛豫電壓VSSV的第一節(jié)點，但NMOS晶體管NS不能單獨耗盡該電流而出現(xiàn)的現(xiàn)象。因此，擊穿電壓弛豫電壓產(chǎn)生電路63只在擊穿電壓弛豫電壓VSSV達到大于或等于低閾值比較器64的閾值的時段內(nèi)，使低閾值比較器64的電壓抑制信號為使能狀態(tài)(例如，高電平)。只在擊穿電壓弛豫電壓VSSV變成大于或等于低閾值比較器64的閾值的時段內(nèi)，根據(jù)電壓抑制信號使NMOS晶體管N7為導(dǎo)通狀態(tài)。因此，緩沖電路13能夠在擊穿電壓弛豫電壓VSSV變成大于或等于低閾值比較器64的閾值的時段內(nèi)從第一節(jié)點抽取電荷，以抑制擊穿電壓弛豫電壓VSSV升高，并且能夠加速將擊穿電壓弛豫電壓VSSV的電壓電平重置為穩(wěn)態(tài)。作為比較示例，圖25示出了在沒有使用擊穿電壓弛豫電壓產(chǎn)生電路63的情況下?lián)舸╇妷撼谠ル妷篤SSV的波動。出現(xiàn)的問題是，因為在如圖25中所示沒有使用擊穿電壓弛豫電壓產(chǎn)生電路63的情況下沒有從第一節(jié)點抽取電荷，所以在擊穿電壓弛豫電壓VSSV保持升高的同時將擊穿電壓弛豫電壓VSSV的電壓電平復(fù)原為穩(wěn)態(tài)所花費的時間變長。根據(jù)以上描述，根據(jù)第三實施例的調(diào)節(jié)電路包括:輸出端，消耗負載電流的負載電路耦合到輸出端，并且從輸出端產(chǎn)生輸出電壓；多個輸出晶體管，每個輸出晶體管具有耦合到電源端的一端和耦合輸出端的另一端，并且根據(jù)提供給控制端的阻抗控制信號所指示的控制值，相對于負載電流的量值，控制輸出電壓的量值；電壓監(jiān)控電路，其監(jiān)控輸出電壓并且輸出指示輸出電壓的電壓值的輸出電壓監(jiān)控值；控制電路，其根據(jù)指示輸出電壓的目標(biāo)值的基準電壓和輸出電壓監(jiān)控值之間的誤差值的量值，來控制控制值的量值，并且基于控制值，控制是否應(yīng)該使輸出晶體管中的任一個成為導(dǎo)通狀態(tài)；以及緩沖電路，其設(shè)置在控制電路和輸出晶體管之間，并且將阻抗控制信號的幅度從第一幅度轉(zhuǎn)換成第二幅度，第二幅度的上限電壓和下限電壓大于第一幅度的。緩沖電路具有:第一緩沖電路，其在第一上限電壓和第一下限電壓之間操作;第二緩沖電路，其在第一上限電壓和第二下限電壓之間操作，第二下限電壓的電壓高于第一下限電壓；和第三緩沖電路，其在第二上限電壓和第二下限電壓之間操作，第二上限電壓的電壓高于第一上限電壓。緩沖電路具有產(chǎn)生第二下限電壓的擊穿電壓弛豫電壓產(chǎn)生電路。擊穿電壓弛豫電壓產(chǎn)生電路具有:擊穿電壓弛豫電壓產(chǎn)生元件，其設(shè)置在第一節(jié)點和第二節(jié)點之間并且產(chǎn)生第二下限電壓，在第一節(jié)點產(chǎn)生第二下限電壓，第二節(jié)點被提供有第一下限電壓；遞升檢測電路，其在第一上限電壓和第一下限電壓之間操作并且檢測第二下限電壓的升高，以使電壓抑制信號為使能狀態(tài)；以及第一晶體管，其耦合在第一節(jié)點和第二節(jié)點之間，并且當(dāng)電壓抑制信號處于使能狀態(tài)時成為導(dǎo)通狀態(tài)。利用如上所述的這種構(gòu)造，根據(jù)第三實施例的調(diào)節(jié)電路能夠使用其每一個都具有小于或等于遞升電壓的擊穿電壓的晶體管作為對其施加電壓值大于或等于擊穿電壓的遞升電壓的晶體管。在根據(jù)第三實施例的調(diào)節(jié)電路3中，使用擊穿電壓小的晶體管構(gòu)造所有電路，從而使得能夠減小它們的電路面積。隨后，將描述根據(jù)第三實施例的調(diào)節(jié)電路2的布局。因此，在圖26和圖27中示出調(diào)節(jié)電路2的平面布局的示意圖。盡管圖26和圖27就控制器布局區(qū)域的布局而言是不同的，但其它區(qū)域的布局是相同的。如圖26和圖27中所示，調(diào)節(jié)電路2的電壓監(jiān)控電路11布局在電源目標(biāo)模塊的中部。功率MOS布局區(qū)域被設(shè)置成使電源目標(biāo)模塊插入其間。緩沖電路布局區(qū)域被設(shè)置在每個功率MOS布局區(qū)域的外部。順帶地，在圖26和圖27中，分別地，控制器10形成在控制器布局區(qū)域中，緩沖電路13形成在緩沖電路布局區(qū)域中，輸出晶體管PM形成在功率MOS布局區(qū)域中，并且電壓監(jiān)控電路11形成在電壓監(jiān)控電路形成區(qū)域中?，F(xiàn)在，將描述緩沖電路布局區(qū)域和功率MOS布局區(qū)域的詳細布局。示出緩沖電路布局區(qū)域和功率MOS布局區(qū)域的布局的示意圖在圖28中示出。如圖28中所示，在根據(jù)第三實施例的調(diào)節(jié)電路2中，以在與高值的控制值PL對應(yīng)的輸出晶體管之間插入與低值的控制值PL對應(yīng)的輸出晶體管這樣的方式來形成輸出晶體管。在圖28所示的示例中，因為與高值的控制值PL對應(yīng)的輸出晶體管的面積成倍地增長，所以這些輸出晶體管按四分(four-division)形式來布局。與高值的控制值PL對應(yīng)的輸出晶體管分別位于以下位置，即與高值的控制值PL對應(yīng)的兩個輸出晶體管形成區(qū)域布局在這些位置的上方和下方。甚至至于緩沖電路，以與高值的控制值PL對應(yīng)的緩沖電路插入與低值的控制值PL對應(yīng)的緩沖電路這樣的方式來布局緩沖電路。然后，形成輸出晶體管。與高值的控制值PL對應(yīng)的緩沖電路分別布局在其間插入與低值的控制值PL對應(yīng)的緩沖電路的區(qū)域中。另夕卜，以相對于一個第二緩沖電路61形成兩個第三緩沖電路62這樣的方式來布局與高值的控制值PL對應(yīng)的緩沖電路。聯(lián)結(jié)著與高值的控制值PL對應(yīng)的第三緩沖電路62，以分散的形式布局擊穿電壓張弛電壓產(chǎn)生電路63。通過以這樣的方式、按分散形式在上方和下方布局緩沖電路和與高值的控制值PL對應(yīng)的輸出晶體管，可以致使其內(nèi)布局有模塊12的區(qū)域中的垂直電流提供路徑彼此對稱，并且使電流密度的集中度在一個方向上分布。盡管在以上描述中與高值的控制值PL對應(yīng)的輸出晶體管被劃分或分成四個，但可以根據(jù)電路規(guī)模和輸出晶體管的級數(shù)適當(dāng)?shù)馗淖兤鋭澐值臄?shù)量。隨后，將描述擊穿電壓弛豫電壓產(chǎn)生電路和第一緩沖電路60至第三緩沖電路62的垂直結(jié)構(gòu)。因此，在圖29中示出擊穿電壓弛豫電壓產(chǎn)生電路和第一緩沖電路60至第三緩沖電路62的垂直結(jié)構(gòu)的一個示例。在圖30中示出擊穿電壓弛豫電壓產(chǎn)生電路和第一緩沖電路60至第三緩沖電路62的垂直結(jié)構(gòu)的另一個示例。第一緩沖電路60在電源電壓VDD和地電壓VSS之間操作。因此，如圖29和圖30中所示，第一緩沖電路60的PMOS晶體管形成在對其施加電源電壓VDD的N阱區(qū)NW中。第一緩沖電路60的NMOS晶體管形成在對其施加地電壓VSS的P阱區(qū)PW中。第二緩沖電路61在電源電壓VDD和擊穿電壓弛豫電壓VSSV之間操作。因此，如圖29和圖30中所示，第二緩沖電路61的PMOS晶體管形成在對其施加電源電壓VDD的N阱區(qū)NW中。第二緩沖電路61的NMOS晶體管形成在對其施加擊穿電壓弛豫電壓VSSV的P阱區(qū)PW中。第三緩沖電路62在遞升電壓VDDH和擊穿電壓弛豫電壓VSSV之間操作。因此，如圖29和圖30中所示，第三緩沖電路62的PMOS晶體管形成在對其施加遞升電壓VDDH的N阱區(qū)NW中。第三緩沖電路62的NMOS晶體管形成在對其施加擊穿電壓弛豫電壓VSSV的P阱區(qū)PW中。擊穿電壓弛豫電壓產(chǎn)生電路63在電源電壓VDD和地電壓VSS之間操作。因此，如圖29和圖30中所示，擊穿電壓弛豫電壓產(chǎn)生電路63的PMOS晶體管形成在對其施加電源電壓VDD的N阱區(qū)NW中。擊穿電壓弛豫電壓產(chǎn)生電路63的NMOS晶體管形成在對其施加地電壓VSS的P阱區(qū)中。順帶地，因為形成在第二緩沖電路61附近的擊穿電壓弛豫電壓產(chǎn)生電路63中的電路的PMOS晶體管被提供有與第二緩沖電路61的PMOS晶體管相同的背柵電壓，所以其PMOS晶體管形成在其對應(yīng)的形成有第二緩沖區(qū)61的N阱區(qū)NW中。在圖29所示的示例中，深阱區(qū)DNW形成在所有阱區(qū)下方。另一方面，在圖30所示的示例中，深阱區(qū)DNW只形成在對其施加擊穿電壓弛豫電壓VSSV的P阱區(qū)和形成有PMOS晶體管的N阱區(qū)NW的下方，該PMOS晶體管與P阱區(qū)中形成的NMOS晶體管配對。形成深阱區(qū)DNW以實現(xiàn)P阱區(qū)和P子區(qū)P-sub之間的絕緣，其中使P阱區(qū)處于與施加到P子區(qū)P-sub的電壓不同的阱電勢。因此，如圖29和圖30中所示，每個深阱區(qū)可以根據(jù)它應(yīng)該形成在哪個區(qū)域的設(shè)計規(guī)格來變形。例如，通過如圖29中所示整體地插入深阱區(qū)DNW，可以抑制晶體管的特性變化。另一方面，如圖30中所示，只在所需部分中形成深阱區(qū)DNW，從而可以減小電路面積。隨后，將描述在根據(jù)第三實施例的調(diào)節(jié)電路2中用于緩沖電路13的電源布線、輸出晶體管PM和模塊2的布局。示出根據(jù)第三實施例的調(diào)節(jié)電路2的電源布線布局的示意圖在圖31至圖34中示出。
圖31是示出變成底層的電源布線的第一電源布線層的布局的示意圖。在圖31所示的示例中，為了描述用于緩沖電路13的電源布線，示出輸出晶體管PM和模塊12、形成第一緩沖電路60、第二緩沖電路61、第三緩沖電路62和擊穿電壓弛豫產(chǎn)生電路63的區(qū)域、每一個均形成有輸出晶體管PM的功率MOS布局區(qū)域和其中形成模塊12的區(qū)域。如圖31中所示，地布線VSS和電源布線VDD位于其中形成第一緩沖電路60的區(qū)域上方的層中。這是因為第一緩沖電路60被提供有電源電壓VDD和地電壓VSS。構(gòu)成被提供有擊穿電壓弛豫電壓VSSV的第一節(jié)點的布線(下文中，被稱為擊穿電壓弛豫電源布線)和電源布線VDD位于其中形成第二緩沖電路61的區(qū)域上方的層中。這是因為第二緩沖電路61被提供有電源電壓VDD和擊穿電壓弛豫電壓VSSV。擊穿電壓弛豫電源布線VSSV和遞升電源布線VDDH位于其中形成第三緩沖電路62的區(qū)域上方的層中。這是因為第三緩沖電路62被提供有遞升電源布線VDDH和擊穿電壓弛豫電壓VSSV。遞升電源布線VDDH具有從形成有第三緩沖電路62的區(qū)域延伸到功率MOS布局區(qū)域的長度。電源布線VDD、擊穿電壓弛豫電源布線VSSV和地布線VSS位于形成有擊穿電壓弛豫電壓產(chǎn)生電路63的區(qū)域上方的層中。這是因為擊穿電壓弛豫電壓產(chǎn)生電路63在遞升電壓VDDH和擊穿電壓弛豫電壓VSSV之間操作，并且產(chǎn)生擊穿電壓弛豫電壓VSSV。遞升布線VDDH和內(nèi)部電源布線VDDM形成在功率MOS布局區(qū)域上方的層中。這是因為，耦合到輸出晶體管PM的電源布線是遞升布線VDDH和內(nèi)部電源布線VDDM。順帶地，向內(nèi)部電源布線VDDM提供輸出電壓VDDM。內(nèi)部電源布線VDDM具有從一個功率MOS布局區(qū)域延伸到另一個功率MOS布局區(qū)域的長度，并且被形成為將兩個功率MOS布局區(qū)域彼此耦合。也就是說，內(nèi)部電源布線VDDM被形成為跨過形成有模塊12的區(qū)域。順帶地，用于第一電源布線層的每個電源布線和從電源布線供電的每個元件經(jīng)由接觸件彼此耦合。接著，示出電源布線中形成在第一電源布線層上方的層中的第二電源布線層的布局的示意圖在圖32中示出。在第一電源布線層中，如附圖中看到的，每個電源布線形成在水平方向上，但是在第二電源層中，如附圖中看到的，每個電源布線形成在垂直方向上。在第二電源布線層中，電源布線被形成為將第一電源布線中對其施加相同電壓的電源布線彼此耦合。在第二電源層中，通過比用于第一電源布線層的電源布線更厚的布線，形成每個電源布線。用于第二電源布線層的電源布線和用于第一電源布線層的電源布線通過接觸件彼此耦合。接著，示出電源布線中形成在第二電源布線層上方的層中的第三電源布線層的布局的示意圖在圖33中示出。在第二電源布線層中，如附圖中看到的，每個電源布線形成在垂直方向上，但是在第三電源布線層中，如附圖中看到的，每個電源布線形成在水平方向上。在第三電源布線層中，電源布線被形成為將第二電源布線中對其施加相同電壓的電源布線彼此耦合。在第三電源布線層中，通過比用于第二電源布線層的電源布線更厚的布線，形成每個電源布線。用于第三電源布線層的電源布線和用于第二電源布線層的電源布線經(jīng)由接觸件彼此耦合。接著，示出電源布線中形成在第三電源布線層上方的層中的第四電源布線層的布局的示意圖在圖33中示出。在第三電源布線層中，如附圖中看到的，每個電源布線形成在水平方向上，但是在第四電源布線層中，如附圖中看到的，每個電源布線形成在垂直方向上。在第四電源布線層中，電源布線被形成為將第三電源布線中對其施加相同電壓的電源布線彼此耦合。在第四電源布線層中，通過比用于第三電源布線層的電源布線更厚的布線，形成每個電源布線。用于第四電源布線層的電源布線和用于第三電源布線層的電源布線經(jīng)由接觸件彼此耦合。順帶地，盡管圖34示出在第四電源布線層中不包括擊穿電壓弛豫電壓VSS的示例，但是在給予第四電源布線層的資源裕量的情況下，可以在第四電源布線層中形成對其施加擊穿電壓弛豫電壓VSSV的每個電源布線。在這種情況下，獲得穩(wěn)定了擊穿電壓弛豫電壓VSSV的電壓電平的效果。在根據(jù)第三實施例的調(diào)節(jié)電路2中，存在五種類型的電源。因此，出現(xiàn)的問題是，當(dāng)不正確地執(zhí)行布線資源的分配時，每個電源的布線電阻變高，以致電路操作變得不穩(wěn)定。因此，利用其中使用各種電源布線的區(qū)域受限制這一事實，針對每個區(qū)域，改變對于各個電源全局布線層資源的分配。在圖34所示的示例中，在緩沖電路布局區(qū)域的左側(cè)，在VDD和VSS之間共用全局布線層的分配。其分配在緩沖電路布局區(qū)域上方的層中在VDD、VSS、VSSV和VDDH之間共享，并且在功率MOS布局區(qū)域上方的層中在VDDH和VDDM之間共享。通過采用這種電源布線結(jié)構(gòu)，相對于其中使用每個電源的區(qū)域能夠使布線電阻減小。因為必須向第二緩沖電路61提供VDD和VSSV，所以例如VDD和VSSV的兩種類型的全局電源主布線被布局在第二緩沖電路61上方的層中。同樣，因為必須向第一緩沖電路60提供VDD和VSS，所以VDD和VSSV的兩種類型的全局電源主布線位于第一緩沖電路60上方的層中。以下，擊穿電壓弛豫電壓產(chǎn)生電路63和第三緩沖電路62也與上面的類似。通過以這樣的方式改變使用全局布線層作為每個區(qū)域的電源主布線的比率，使得能夠減小在其中使用電源主布線的區(qū)域中每個電源主布線的布線電阻，從而使電路操作穩(wěn)定。隨后，將描述根據(jù)第三實施例的調(diào)節(jié)電路2的通電順序。在根據(jù)第三實施例的調(diào)節(jié)電路2中，向輸出晶體管PM提供遞升電壓VDDH，遞升電壓VDDH的電壓值高于晶體管的擊穿電壓。因此，當(dāng)不正確地控制通電順序時，向晶體管施加的是高于擊穿電壓的電壓，以致晶體管處于受損的危險。示出根據(jù)第三實施例的調(diào)節(jié)電路2的通電順序的一個示例的時序圖在圖35中示出。在圖35所示的示例中，在時刻T20，電源電壓VDD和遞升電壓VDDH首先上升。在這個加電(power-up)操作期間，遞升電壓VDDH增至與電源電壓VDD相同的1.2V左右，而沒有使其增至最終電壓1.35V。在時刻T21，電源電壓VDD和遞升電壓VDDH升至1.2V左右。在達到時刻T21時，控制器10的操作開始。在時刻T21，控制器10輸出初始值作為控制值PL。在圖35所示的示例中，控制值PL的初始值是59。也就是說，當(dāng)控制器10在時刻T21開始操作時，輸出晶體管PM開始在其電阻值最低的狀態(tài)下進行操作。在時刻T21，電壓監(jiān)控電路11保持停止?fàn)顟B(tài)。因此，在時刻T21，調(diào)節(jié)電路2的輸出電壓VDDM變成1.0V左右。響應(yīng)于輸出電壓VDDM已穩(wěn)定并已達到1.0V左右這一事實，電壓監(jiān)控電路11在時刻T22啟動。因此，從電壓監(jiān)控電路11將輸出電壓VDDM的電壓值通知控制器10，使得控制器10變?yōu)檎２僮鳡顟B(tài)。隨后，在時刻T23和T24，遞升電壓VDDH升壓至1.35V左右，1.35V是目標(biāo)電壓值。響應(yīng)于在時刻T23和T24遞升電壓VDDH的遞升操作，控制器10在減小控制值PL的同時，將輸出電壓VDDM控制為1.0V左右。接著，在已經(jīng)使控制器10的控制值PL穩(wěn)態(tài)之后，在時刻T25，模塊12啟動。因為在模塊12啟動的情況下模塊12消耗或使用的負載電流Iload突增，所以基于第一實施例中描述的操作，控制器10使控制值PL上升。圖35所示的示例已利用能夠改變所產(chǎn)生的每個電壓值的遞升電路作為產(chǎn)生遞升電壓VDDH的遞升電路。在這種情況下，如上所述，遞升電壓VDD升壓至與電源電壓VDD相同的電壓，此后增至被視為最終目標(biāo)的電壓以備調(diào)節(jié)電路2的穩(wěn)定操作，從而使得能夠控制施加到調(diào)節(jié)電路2和模塊12中每個的電壓，使其不超過每個元件的擊穿電壓。隨后，示出根據(jù)第三實施例的調(diào)節(jié)電路2的通電順序的另一個示例的時序圖在圖36中示出。在圖36所示的示例中，在時刻T30，電源電壓VDD和遞升電壓VDDH首先上升。在這個加電操作期間，遞升電壓VDDH增至最終電壓1.35V。在時刻T31，電源電壓VDD和遞升電壓VDDH分別升至1.2V和1.35V左右。在達到時刻T31時，控制器10的操作開始。在時刻T31，控制器10輸出初始值作為控制值PL。在圖36所示的示例中，控制值PL的初始值是O。也就是說，當(dāng)控制器10在時刻T31開始操作時，輸出晶體管PM開始在其電阻值最高的狀態(tài)(例如，截止?fàn)顟B(tài))下進行操作。在時刻T31，電壓監(jiān)控電路11保持停止?fàn)顟B(tài)。因此，在時刻T31，調(diào)節(jié)電路2的輸出電壓VDDM變成0.7V左右。在圖36所示的示例中，控制器10在時刻T32和T33逐漸增加控制值PL。因此，輸出電壓VDDM逐漸上升并且達到1.0V左右。在輸出電壓VDDM變成1.0V左右的時刻T33，電壓監(jiān)控電路11啟動。因此，從電壓監(jiān)控電路11將輸出電壓VDDM的電壓值通知控制器10，使得控制器10變成正常操作狀態(tài)。在時刻T34，輸出電壓達到目標(biāo)1.2V左右。此后，在輸出電壓VDDM穩(wěn)定的時刻T35，模塊12啟動。因為在模塊12啟動的情況下模塊12消耗或使用的負載電流Iload突增，所以基于第一實施例中描述的操作，控制器10增加控制值PL0圖36所示的示例已利用不能夠改變所產(chǎn)生的每個電壓值的遞升電路作為產(chǎn)生遞升電壓VDDH的遞升電路。在這種情況下，如上所述，從控制值PL的最小狀態(tài)開始控制，以控制輸出電壓VDDM，使輸出電壓VDDM不超過每個元件的擊穿電壓，從而使其將輸出電壓VDDM增至最終目標(biāo)電壓(例如，1.2V)。利用這種控制，可以控制施加到調(diào)節(jié)電路2和模塊12的每個的電壓，使電壓不超過每個元件的擊穿電壓。因為圖36中可以使用具有簡單構(gòu)造的電路作為遞升電路，所以另外的優(yōu)點是可以降低系統(tǒng)的部件成本?！吹谒膶嵤├档谒膶嵤├龑⒄f明根據(jù)第一實施例的調(diào)節(jié)電路I的電壓監(jiān)控電路11的細節(jié)。因此在圖37中示出電壓監(jiān)控電路11的詳細框圖。如圖37中所示，電壓監(jiān)控電路11具有電壓測量單元70、第一延遲電路71、第二延遲電路72和偏移調(diào)節(jié)單元73。第一延遲電路71通過X (其中，X是整數(shù))個第一延遲調(diào)節(jié)緩沖器BUFb來延遲指不輸出電壓VDDM的米樣時刻的測量信號并且輸出電壓測量信號。輸出電壓VDDM被作為電源電壓輸入到第一延遲調(diào)節(jié)緩沖器BUFb。第一延遲電路71根據(jù)輸出電壓VDDM的量值來改變延遲時間。第一延遲電路71改變根據(jù)偏移調(diào)節(jié)單元73輸出的調(diào)節(jié)信號有效操作的第一延遲調(diào)節(jié)緩沖器BUFb的數(shù)量。第二延遲電路72通過Z (其中，Z是整數(shù))個第二延遲調(diào)節(jié)緩沖器BUFc來延遲測量信號并且由此產(chǎn)生采樣觸發(fā)信號。恒定電壓Vc被作為電源電壓輸入到第二延遲調(diào)節(jié)緩沖器BUFc。第二延遲調(diào)節(jié)緩沖器BUFc根據(jù)恒定電壓Vc的量值確定延遲時間。第二延遲電路72改變根據(jù)偏移調(diào)節(jié)單元73輸出的調(diào)節(jié)信號有效操作的第二延遲調(diào)節(jié)緩沖器BUFc的數(shù)量。順帶地，相對于第二延遲電路72的延遲調(diào)節(jié)緩沖器BUFc的調(diào)節(jié)數(shù)量是與對于第一延遲電路71的調(diào)節(jié)數(shù)量相同的數(shù)量。這里，偏移調(diào)節(jié)單元73控制的偏移是與電壓監(jiān)控電路11的增益(監(jiān)控增益)相同的值。當(dāng)偏移改變時，其影響控制的循環(huán)特性，因此需要是給定的恒定范圍。電壓測量單元70具有測量信號傳遞布線和多個采樣觸發(fā)器701至70j (其中，j是整數(shù))。測量信號傳遞布線通過多個延遲緩沖器BUFa傳遞電壓測量信號。順帶地，向延遲緩沖器BUFa提供輸出電壓VDDM作為電源電壓。延遲緩沖器BUFa根據(jù)輸出電壓VDDM的電壓值改變延遲時間。向采樣觸發(fā)器701至70 j輸入延遲緩沖器BUFa的輸入信號或輸出信號。相同數(shù)量的延遲緩沖器BUFa分別位于采樣觸發(fā)器701至70j之間。也就是說，電壓測量信號以恒定延遲時間傳播至采樣觸發(fā)器701至70j。采樣觸發(fā)器701至70j分別根據(jù)采樣觸發(fā)信號的邊沿在測量信號傳遞布線上對延遲緩沖器BUFa的各個信號進行采樣。采樣觸發(fā)器701至70 j的輸出變成輸出電壓監(jiān)控值VM。在圖37所示的示例中，輸出電壓監(jiān)控值VM是j比特的值。偏移調(diào)節(jié)單元73具有指示監(jiān)控增益、關(guān)于半導(dǎo)體器件的生產(chǎn)中的變化的信息以及關(guān)于半導(dǎo)體襯底溫度的信息之間的關(guān)系的表格信息，其中監(jiān)控增益指示針對第一延遲調(diào)節(jié)緩沖器BUFb和第二延遲調(diào)節(jié)緩沖器BUFc的每個調(diào)節(jié)數(shù)量α，輸出電壓監(jiān)控值VM變化I時的輸出電壓VM的波動量。偏移調(diào)節(jié)單元73參照表格信息以下述方式確定第一延遲調(diào)節(jié)緩沖器BUFb和第二延遲調(diào)節(jié)緩沖器BUFc的調(diào)節(jié)數(shù)量α，即使得根據(jù)第一延遲調(diào)節(jié)緩沖器和第二延遲調(diào)節(jié)緩沖器的調(diào)節(jié)數(shù)量、關(guān)于半導(dǎo)體器件的生產(chǎn)中變化的信息以及關(guān)于半導(dǎo)體襯底溫度的信息確定的監(jiān)控增益落入預(yù)先設(shè)置的目標(biāo)增益的范圍內(nèi)。隨后，將描述根據(jù)第四實施例的電壓監(jiān)控電路11的操作。電壓監(jiān)控電路11通過第一延遲電路71的第一延遲調(diào)節(jié)緩沖器BUFb的數(shù)量和第二延遲電路72的第二延遲調(diào)節(jié)緩沖器BUFc的數(shù)量之差，來調(diào)節(jié)電壓測量信號和采樣觸發(fā)信號之間的延遲時間差。在電壓監(jiān)控電路11中，當(dāng)經(jīng)由延遲緩沖器BUFa傳遞電壓測量信號并且此后采樣觸發(fā)信號已到達采樣觸發(fā)器701至70 j時，采樣觸發(fā)器701至70 j分別對延遲緩沖器BUFa的它們對應(yīng)的節(jié)點處的電壓進行采樣。此時，當(dāng)輸出電壓VDDM的電壓值為高時，延遲緩沖器BUFa和延遲緩沖器BUFb的延遲時間變短。因此，當(dāng)輸出電壓VDDM的電壓值為高時，更多采樣觸發(fā)器701至70j的輸出變?yōu)楦唠娖健Ａ硪环矫?，?dāng)輸出電壓VDDM的電壓值為低時，延遲緩沖器BUFa和延遲緩沖器BUFb的延遲時間變長。因此，當(dāng)輸出電壓VDDM的電壓值為低時，與輸出電壓VDDM為高時相比，其輸出變?yōu)楦唠娖降牟蓸佑|發(fā)器701至70j的數(shù)量變少。這里，利用根據(jù)第四實施例在電壓監(jiān)控電路11中包括的第一延遲電路71、第二延遲電路72和偏移調(diào)節(jié)單元73，可以相對于半導(dǎo)體生產(chǎn)中的變化和半導(dǎo)體襯底溫度的變化使監(jiān)控增益保持恒定。因此，將描述用于補償這些變化的功能。作為比較示例，在圖38中首先示出只具有電壓測量單元70和第一延遲電路71的現(xiàn)有技術(shù)的電壓監(jiān)控電路I Ia的框圖。順帶地，盡管電壓測量電路被標(biāo)注為附圖標(biāo)記70a以與根據(jù)第四實施例的電壓測量電路70區(qū)分開，但電壓測量電路70a的電路構(gòu)造與電壓測量電路70基本相同。第一延遲電路71a具有X級的第一延遲調(diào)節(jié)緩沖器BUFb。在第一延遲電路71a中，延遲調(diào)節(jié)緩沖器BUFb的數(shù)量是固定的。如圖38中所示，向電壓監(jiān)控電路Ila提供來自外部的觸發(fā)信號和測量信號。電壓測量信號和觸發(fā)信號之間的延遲時間Tdly被設(shè)置成恒定值，而不管溫度等的變化如何。在圖39中示出電壓監(jiān)控電路Ila的輸出電壓和其對應(yīng)的輸出電壓監(jiān)控值之間的關(guān)系。在圖39所示的示例中，用快(Fast)、典型(Typ)和慢(Slow)三個值表示生產(chǎn)變化?？熘甘揪w管的閾值電壓為低并且變化；典型指示其閾值電壓是理想值，并且慢指示其閾值電壓為高并且變化。用低溫、室溫和高溫三個值表示溫度狀況。低溫指示半導(dǎo)體襯底的溫度是半導(dǎo)體器件的說明書上的最低操作溫度的狀況。室溫指示半導(dǎo)體襯底的溫度大約是25度的狀況。高溫指示半導(dǎo)體襯底的溫度是半導(dǎo)體器件的說明書上的最高操作溫度的狀況。首先，在通常的電壓監(jiān)控電路Ila中，用下面的等式(7)表達其輸出電壓監(jiān)控值VM0 VM=Tdly/ (Tf (pro, volt, temp)) - X...(7)，其中，Tdly指示電壓測量信號和觸發(fā)信號之間的延遲時間，pro指示制造中的變化的值，volt指示輸出電壓VDDM的電壓值,并且temp指示半導(dǎo)體襯底的溫度狀況。X指示第一延遲電路71的第一延遲調(diào)節(jié)緩沖器的數(shù)量。如根據(jù)等式(7)理解的，在通常的電壓監(jiān)控電路Ila中，由于生產(chǎn)中的變化，導(dǎo)致輸出電壓監(jiān)控值發(fā)生偏移。在通常的電壓監(jiān)控電路Ila中，同樣地，與襯底溫度波動對應(yīng)的輸出電壓監(jiān)控值VM的偏移或梯度取決于生產(chǎn)中的變化而變化。因此，在如圖39所示的電壓監(jiān)控電路Ila中，輸出電壓監(jiān)控值VM相對于輸出電壓VDDM的變化特性根據(jù)生產(chǎn)和襯底溫度的變化而有偏移。如圖39中所示，在電壓監(jiān)控電路Ila中，輸出電壓監(jiān)控值VM相對于輸出電壓VDDM的變化特性根據(jù)生產(chǎn)和襯底溫度的變化而具有不同的偏移或梯度。另一方面，在根據(jù)第四實施例的電壓監(jiān)控電路Ila中，通過使用第二延遲電路72，消除了輸出電壓監(jiān)控值VM相對于生產(chǎn)和襯底溫度的變化的變化特性的偏移。因此，以下將描述可以抵消偏移的原理。在根據(jù)第四實施例的電壓監(jiān)控電路11中，在沒有對延遲調(diào)節(jié)緩沖器的數(shù)量進行調(diào)節(jié)的情況下，用下面的等式(8)表達其輸出電壓監(jiān)控值VM。VM=Tf (Pro, Vc，temp) XZ/(Tf (pro, volt, temp)) -X...(8),其中，Vc指示施加到第二延遲調(diào)節(jié)緩沖器BUFc的恒定電壓，并且Z指示第二延遲電路72的第二延遲調(diào)節(jié)緩沖器BUFc的數(shù)量。如根據(jù)等式(8)理解的，在根據(jù)第四實施例的電壓監(jiān)控電路11中，如果輸出電壓VDDM是與恒定電壓Vc相同的電壓，則輸出電壓監(jiān)控值VM用Z-X來表達。這里，在圖40中示出在沒有對根據(jù)第四實施例的電壓監(jiān)控電路11中的延遲調(diào)節(jié)緩沖器的數(shù)量執(zhí)行調(diào)節(jié)的狀態(tài)下，輸出電壓監(jiān)控值VM的變化特性的曲線圖。如圖40中所示，根據(jù)第四實施例的電壓監(jiān)控電路11能夠校正輸出電壓監(jiān)控值的變化特性的偏移。這是因為，通過提供第二延遲電路72，與生產(chǎn)和襯底溫度的變化相關(guān)的延遲時間被一致地應(yīng)用于電壓測量信號和采樣觸發(fā)信號，從而使得能夠抵消這兩個信號的延遲時間期間與生產(chǎn)和襯底溫度的變化相關(guān)的變化。在根據(jù)第四實施例的電壓監(jiān)控電路11中，可以調(diào)節(jié)第一延遲電路71和第二延遲電路72中的延遲調(diào)節(jié)緩沖器的數(shù)量，從而抵消輸出電壓監(jiān)控值VM相對于生產(chǎn)和襯底溫度的變化的變化特性的偏移或梯度中的誤差。因此，以下將描述可以抵消偏移誤差的原理。
在根據(jù)第四實施例的電壓監(jiān)控電路11中，用下面的等式(9 )表達其輸出電壓監(jiān)控值 VM0 VM=Tf (pro, Vc, temp) X (Ζ± α ) /Tf (pro, volt, temp)) - (X± a )...(9),其中，a 是用于對第一延遲調(diào)節(jié)緩沖器BUFb的數(shù)量和第二延遲調(diào)節(jié)緩沖器BUFc的數(shù)量中的每個進行調(diào)節(jié)的值。如根據(jù)等式(9)理解的，在根據(jù)第四實施例的電壓監(jiān)控電路11中，如果輸出電壓VDDM是與恒定電壓Vc相同的電壓，則輸出電壓監(jiān)控值VM用(Z± a)-(X土 α)來表達。也就是說，要理解，根據(jù)襯底溫度調(diào)節(jié)這個調(diào)節(jié)值a，以根據(jù)襯底溫度調(diào)節(jié)電壓測量信號和采樣觸發(fā)信號之間的延遲時間，從而可以執(zhí)行靈敏度調(diào)節(jié)，使得可以校正輸出電壓監(jiān)控值VM的偏移或梯度中的差異。這里，在圖41中示出根據(jù)第四實施例的電壓監(jiān)控電路11的輸出電壓監(jiān)控值VM的變化特性的曲線圖。如圖41中所示，在根據(jù)第四實施例的電壓監(jiān)控電路11中，在生產(chǎn)變化的所有狀況和襯底溫度的所有狀況下，都使輸出電壓監(jiān)控值的變化特性—致。為了執(zhí)行以上調(diào)節(jié)，根據(jù)第四實施例的電壓監(jiān)控電路11具有表格信息。該表格信息包括多個表格，每個表格示出監(jiān)控增益、關(guān)于半導(dǎo)體元件的生產(chǎn)中的變化的信息以及半導(dǎo)體襯底的溫度信息之間的關(guān)系，其中監(jiān)控增益指示輸出電壓監(jiān)控值VM變化I時的輸出電壓波動量。表格之一與針對延遲調(diào)節(jié)緩沖器的數(shù)量的調(diào)節(jié)值α相關(guān)聯(lián)。因此，在圖42中不出表格信息的一個不例。在圖42所示的示例中，作為典型示例,示出與5、8和9的數(shù)量調(diào)節(jié)值α對應(yīng)的表格。如圖42中所示，在每個表格中，用垂直軸表示三個生產(chǎn)變化參數(shù)，并且將關(guān)于襯底溫度的三個參數(shù)設(shè)置為水平軸。在表格中描述在對各個參數(shù)進行組合的情況下輸出電壓監(jiān)控值VM的監(jiān)控增益。偏移調(diào)節(jié)單元73通過參考圖42所示的表格信息，對電壓監(jiān)控電路11的監(jiān)控增益進行校準處理。因此，在圖43中示出校準處理的流程圖。如圖43中所示，當(dāng)電壓監(jiān)控電路11啟動時，偏移調(diào)節(jié)單元73首先選擇與預(yù)先設(shè)置的初始值對應(yīng)的數(shù)量調(diào)節(jié)值。電壓監(jiān)控電路11基于數(shù)量調(diào)節(jié)值(例如，a =5)開始操作(步驟STl)。隨后，偏移調(diào)節(jié)單元73讀取預(yù)設(shè)目標(biāo)增益范圍并且處理變化信息(步驟ST2)。在圖43所示的示例中，5.0mV至7.0mV被讀取作為目標(biāo)增益范圍，并且典型被讀取作為處理變
化信息。偏移調(diào)節(jié)單元73從其它電路獲取襯底溫度信息(步驟ST3 )。隨后，偏移調(diào)節(jié)單元73基于由此時的襯底溫度信息和工藝變化信息確定的變化狀況，和此時選擇的數(shù)量調(diào)節(jié)值α，來確認此時的監(jiān)控增益。當(dāng)此時的監(jiān)控增益落到目標(biāo)增益的目標(biāo)范圍之外(步驟ST4中的“否”分支)時，偏移調(diào)節(jié)單元73搜索在此時的生產(chǎn)變化和襯底溫度信息的參數(shù)的狀況下，能夠?qū)崿F(xiàn)假定在目標(biāo)增益范圍內(nèi)的監(jiān)控增益的數(shù)量調(diào)節(jié)值α (步驟ST5)。偏移調(diào)節(jié)單元73基于搜索到的數(shù)量調(diào)節(jié)值α，調(diào)節(jié)第一延遲電路71和第二延遲電路72的延遲調(diào)節(jié)緩沖器的數(shù)量(步驟ST6)。另一方面，當(dāng)發(fā)現(xiàn)基于此時的變化狀況和此時選擇的數(shù)量調(diào)節(jié)值α確認的監(jiān)控增益落入目標(biāo)增益范圍內(nèi)(步驟ST4中的“是”分支)時，偏移調(diào)節(jié)單元73等待下一個溫度信息的輸入。根據(jù)以上描述，在根據(jù)第四實施例的調(diào)節(jié)電路中，在電壓監(jiān)控電路11中，可以校正由變化狀況的波動造成的監(jiān)控增益變化。因此，在根據(jù)第四實施例的調(diào)節(jié)電路中，不管變化狀況的波動如何，監(jiān)控增益都保持恒定，從而能夠?qū)敵鲭妷篤DDM進行更高精度的控制。順帶地，本發(fā)明不限于以上實施例并且可以在不脫離其主旨的范圍內(nèi)適當(dāng)進行修改。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括: 輸出端，消耗負載電流的負載電路耦合到所述輸出端，并且從所述輸出端產(chǎn)生輸出電壓； 多個輸出晶體管，每個輸出晶體管具有耦合到電源端的一端和耦合到所述輸出端的另一端，所述每個輸出晶體管根據(jù)提供到其控制端的阻抗控制信號所指示的控制值，控制對應(yīng)于所述負載電流的量值的所述輸出電壓的量值； 電壓監(jiān)控電路，所述電壓監(jiān)控電路監(jiān)控所述輸出電壓并且輸出指示所述輸出電壓的電壓值的輸出電壓監(jiān)控值；以及 控制電路，所述控制電路根據(jù)指示所述輸出電壓的目標(biāo)值的基準電壓和所述輸出電壓監(jiān)控值之間的誤差值的量值，控制所述控制值的量值，并且基于所述控制值，控制是否使所述輸出晶體管中的任一個成為導(dǎo)通狀態(tài)， 其中，所述控制電路根據(jù)用于預(yù)先通知所述負載電流的變化的預(yù)告信號，在預(yù)定時段期間，相對于所述誤差值增大所述控制值的變化步長。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述控制電路包括:第一控制值產(chǎn)生單元，在所述預(yù)告信號指示所述負載電流的波動小的正常操作時段的情況下，所述第一控制值產(chǎn)生單元產(chǎn)生所述控制值；以及第二控制值產(chǎn)生單元，在所述預(yù)告信號指示所述負載電流的波動大的負載突變時段的情況下，所述第二控制值產(chǎn)生單元產(chǎn)生所述控制值。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述第一控制值產(chǎn)生單元和所述第二控制值產(chǎn)生單元分別基于所述輸出電壓和所述基準電壓，通過PID控制產(chǎn)生所述控制值。
4.根據(jù)權(quán)利要求3所述的半`導(dǎo)體集成電路， 其中，所述第二控制值產(chǎn)生單元具有比所述第一控制值產(chǎn)生單元的第一基準電壓大的第二基準電壓和比所述第一基準電壓小的第三基準電壓，并且 其中，在所述預(yù)告信號指示所述負載電流增大的情況下，所述第二控制值產(chǎn)生單元基于所述第二基準電壓執(zhí)行所述PID控制。
5.根據(jù)權(quán)利要求3或4所述的半導(dǎo)體集成電路， 其中，所述第一控制值產(chǎn)生單元和所述第二控制值產(chǎn)生單元分別具有增益系數(shù)，每個所述增益系數(shù)用于計算積分值，并且 其中，所述第二控制值產(chǎn)生單元具有第二增益系數(shù)，所述第二增益系數(shù)比所述第一控制值產(chǎn)生單元的第一增益系數(shù)大。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述第二控制值產(chǎn)生單元具有偏移添加單元，所述偏移添加單元預(yù)先將偏移與通過用于所述PID控制的算術(shù)操作計算的臨時控制值相加。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路， 其中，所述輸出晶體管包括與各個控制值對應(yīng)地提供的輸出晶體管，并且 其中，所述輸出晶體管中的每一個的柵極寬度被設(shè)置成以與所述控制值的量值成反比的關(guān)系增大。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述輸出晶體管包括與所述控制值對應(yīng)地分別提供的輸出晶體管，并且其中，所述輸出晶體管中的每一個的電阻值被設(shè)置成與所述控制值的量值成反比地減小。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述輸出晶體管具有相互耦合的背柵端和漏極端。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路， 其中，所述控制電路在第一上限電壓和第一下限電壓之間操作， 其中，所述輸出晶體管具有源極，向每個源極施加電壓值比所述第一上限電壓高的第二上限電壓， 其中，所述半導(dǎo)體集成電路還包括緩沖電路，所述緩沖電路設(shè)置在所述控制電路和所述輸出晶體管之間并且將所述阻抗控制信號的幅度從第一幅度轉(zhuǎn)換成第二幅度，所述第二幅度的上限電壓和下限電壓比所述第一幅度的高，并且 其中，所述緩沖電路包括:第一緩沖電路，所述第一緩沖電路在所述第一上限電壓和所述第一下限電壓之間操作；第二緩沖電路，所述第二緩沖電路在所述第一上限電壓和第二下限電壓之間操作，所述第二下限電壓的電壓比所述第一下限電壓的高；和第三緩沖電路，所述第三緩沖電路在所述第二上限電壓和所述第二下限電壓之間操作。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路， 其中，所述緩沖電路具有產(chǎn)生所述第二下限電壓的擊穿電壓弛豫電壓產(chǎn)生電路， 其中，所述擊穿電壓弛豫電壓產(chǎn)生電路具有:擊穿電壓弛豫電壓產(chǎn)生元件，所述擊穿電壓弛豫電壓產(chǎn)生元件設(shè)置在第一節(jié)點和第二節(jié)點之間并且產(chǎn)生所述第二下限電壓，其中在所述第一節(jié)點產(chǎn)生所述第二下限電壓，所述第二節(jié)點被提供所述第一下限電壓；遞升檢測電路，所述遞升檢測電路在所述第一上限電壓和所述第一下限電壓之間操作并且檢測所述第二下限電壓的升高，從而使電壓抑制信號成為使能狀態(tài)；以及第一晶體管，所述第一晶體管耦合在所述第一節(jié)點和所述第二節(jié)點之間并且在所述電壓抑制信號處于使能狀態(tài)的情況下成為導(dǎo)通狀態(tài)。
12.根據(jù)權(quán)利要求10或11所述的半導(dǎo)體集成電路， 其中，所述半導(dǎo)體集成電路響應(yīng)于從產(chǎn)生所述第一上限電壓的第一電源和產(chǎn)生所述第二上限電壓的第二電源提供的電源電壓來操作， 將所述第一電源和所述第二電源升至所述第一上限電壓， 保持所述控制值被設(shè)置成最大值的狀態(tài)作為初始狀態(tài)，以開始所述控制電路的操作，在所述輸出電壓已達到預(yù)先設(shè)置的啟動電壓之后，將所述電壓監(jiān)控電路從停止?fàn)顟B(tài)轉(zhuǎn)變成操作狀態(tài)， 在所述電壓監(jiān)控電路已轉(zhuǎn)變成所述操作狀態(tài)之后，將從所述第二電源產(chǎn)生的電壓從所述第一上限電壓升至所述第二上限電壓，并且 在使基于從處于所述操作狀態(tài)的所述電壓監(jiān)控電路獲得的所述輸出電壓監(jiān)控值而產(chǎn)生的所述控制值成為穩(wěn)定狀態(tài)之后，啟動所述負載電路。
13.根據(jù)權(quán)利要求10或11所述的半導(dǎo)體集成電路， 其中，所述半導(dǎo)體集成電路響應(yīng)于從產(chǎn)生所述第一上限電壓的第一電源和產(chǎn)生所述第二上限電壓的第二電源提供的電源電壓來操作， 將所述第一電源升至所述第一上限電壓，將所述第二電源升至所述第二上限電壓， 保持所述控制值被設(shè)置成最小值的狀態(tài)作為初始狀態(tài)，以開始所述控制電路的操作， 使所述控制電路將所述控制值從所述最小值開始逐漸增大，而不管所述輸出電壓監(jiān)控值如何， 在所述輸出電壓已達到預(yù)先設(shè)置的啟動電壓之后，將所述電壓監(jiān)控電路從停止?fàn)顟B(tài)轉(zhuǎn)變成操作狀態(tài)，并且 在使基于從處于所述操作狀態(tài)的所述電壓監(jiān)控電路獲得的所述輸出電壓監(jiān)控值而產(chǎn)生的所述控制值成為穩(wěn)定狀態(tài)之后，啟動所述負載電路。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路， 其中，所述電壓監(jiān)控電路包括:第一延遲電路，所述第一延遲電路通過X個第一延遲調(diào)節(jié)緩沖器延遲指示所述輸出電壓的采樣時刻的測量信號，并且從其輸出電壓測量信號；測量信號傳遞布線，所述測量信號傳遞布線通過多個延遲緩沖器傳遞所述電壓測量信號；多個采樣觸發(fā)器，所述多個采樣觸發(fā)器根據(jù)采樣觸發(fā)信號的邊沿，對所述測量信號傳遞布線上的所述延遲緩沖器的各個信號進行采樣；以及第二延遲電路，所述第二延遲電路通過Z個第二延遲調(diào)節(jié)緩沖器延遲所述測量信號并且產(chǎn)生所述采樣觸發(fā)信號，其中，X是整數(shù)，Z是整數(shù)， 其中，所述第一延遲調(diào)節(jié)緩沖器和所述延遲緩沖器分別根據(jù)所述輸出電壓的電壓值來變化延遲時間， 其中，所述第二延遲調(diào)節(jié)緩沖器分別將延遲時間保持恒定，而不管所述輸出電壓的電壓值如何，并且 其中，基于關(guān)于形成在相同襯`底上的每個半導(dǎo)體器件的生產(chǎn)變化信息和關(guān)于半導(dǎo)體襯底的溫度信息，所述第一延遲調(diào)節(jié)緩沖器和所述第二延遲調(diào)節(jié)緩沖器的數(shù)量增大或減小相同的數(shù)量。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路， 其中，所述半導(dǎo)體集成電路具有表格信息，所述表格信息指示監(jiān)控增益、關(guān)于半導(dǎo)體器件的生產(chǎn)變化信息以及關(guān)于半導(dǎo)體襯底的溫度信息之間的關(guān)系，所述監(jiān)控增益指示所述輸出電壓監(jiān)控值變化I時所述輸出電壓的波動量，并且 其中，所述半導(dǎo)體集成電路參考所述表格信息，以使根據(jù)所述第一延遲調(diào)節(jié)緩沖器和所述第二延遲調(diào)節(jié)緩沖器的所述調(diào)節(jié)數(shù)量、關(guān)于所述每個半導(dǎo)體器件的生產(chǎn)變化信息和關(guān)于所述半導(dǎo)體襯底的溫度信息所確定的所述監(jiān)控增益落入預(yù)先設(shè)置的目標(biāo)增益的范圍內(nèi)的方式，來確定所述第一延遲調(diào)節(jié)緩沖器和所述第二延遲調(diào)節(jié)緩沖器的調(diào)節(jié)數(shù)量。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路，其中，當(dāng)所述半導(dǎo)體襯底的溫度變化時，以所述監(jiān)控增益落入所述目標(biāo)增益的范圍內(nèi)的方式，所述半導(dǎo)體集成電路更新所述第一延遲調(diào)節(jié)緩沖器和所述第二延遲調(diào)節(jié)緩沖器的所述調(diào)節(jié)數(shù)量。
全文摘要
本發(fā)明提供了一種半導(dǎo)體集成電路，該半導(dǎo)體集成電路包括多個輸出晶體管，每個輸出晶體管根據(jù)施加到控制端的阻抗控制信號所指示的控制值，相對于負載電流的量值控制輸出電壓的量值；電壓監(jiān)控電路，其輸出輸出電壓監(jiān)控值，該輸出電壓監(jiān)控值指示輸出電壓的電壓值；以及控制電路，其根據(jù)指示輸出電壓的目標(biāo)值的基準電壓和輸出電壓監(jiān)控值之間的誤差值的量值來控制控制值的量值，并且基于控制值來控制是否使這些晶體管的任一個成為導(dǎo)通狀態(tài)。根據(jù)預(yù)先通知負載電流變化的預(yù)告信號，在預(yù)定時段內(nèi)，控制電路相對于誤差值增大控制值的變化步長。
文檔編號G05F1/56GK103105882SQ201210451048
公開日2013年5月15日 申請日期2012年11月12日 優(yōu)先權(quán)日2011年11月11日
發(fā)明者小野內(nèi)雅文, 大津賀一雄, 五十嵐康人, 森田貞幸, 石橋孝一郎, 柳澤一正 申請人:瑞薩電子株式會社