專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，尤其涉及啟動恒流電路的半導(dǎo)體集成電路。
背景技術(shù)：
作為具有啟動恒流電路的電路的半導(dǎo)體集成電路，例如在專利文獻(xiàn)I中公開了如圖4所示那樣的構(gòu)成，所述構(gòu)成具有恒流電路部112，其包括由2個第I導(dǎo)電型晶體管(P溝道MOS晶體管)Ml’、M2’構(gòu)成的第I電流鏡電路101’、和由2個第2導(dǎo)電型晶體管(N溝道MOS晶體管)M3’、M4’構(gòu)成的第2電流鏡電路102’ ；以及啟動電路114。圖4所示的半導(dǎo)體集成電路是解決下述問題的構(gòu)成，即在使用閾值電壓Vt低的晶體管作為構(gòu)成電流鏡電路的晶體管的情況下，當(dāng)電源電壓的接通存在延遲時，無法向恒流電路供給啟動電流，而導(dǎo) 致不能啟動恒流電路的問題。 S卩，圖4所示的半導(dǎo)體集成電路,在向電容元件Cl’充入電荷前,晶體管M5’為ON狀態(tài)(導(dǎo)通狀態(tài))，從而將晶體管M5’的導(dǎo)通電流作為啟動電流向恒流電路部112供給，來使恒流電路部啟動。啟動后，節(jié)點N4’被充電至電源電壓電平，晶體管M5’成為非導(dǎo)通狀態(tài)，恒流電路部在規(guī)定的動作點穩(wěn)定。這里，通過使用閾值電壓Vt高的晶體管作為晶體管M7’，從而在電源的接通存在延遲的情況下，防止由于高溫時的漏電流而引起的節(jié)點N4’的電位上升，并且在該期間，晶體管M5’的柵極-源極間電壓(Vgs)超過Vt，以向恒流電路部112供給啟動電流。專利文獻(xiàn)I :日本特開2009 - 140261號公報。然而，上述以往的半導(dǎo)體集成電路在電源的接通存在延遲的情況下，通過晶體管M7’的亞閾值區(qū)域(也稱為弱反型區(qū)域)中的電流、即、即便晶體管M7’的柵極電壓在Vt以下也在源極-漏極間流動的電流，來對一方端子與節(jié)點N4’連接的電容元件(電容器)Cl’進(jìn)行充電。其結(jié)果，節(jié)點N4’如圖5中用雙點劃線所示那樣，雖然與電源電壓VDD的上升沿傾斜度不同，但具有因充電上升的電位。在圖5中，在從A點到B點之間，比VDD減少了節(jié)點N4’的電位Vn4后的電位(VDD — VN4)為晶體管M5’的柵極-源極間電壓Vgs。因此，在晶體管M5’的柵極-源極間電壓Vgs (記為Vgs5)與晶體管M7’的柵極-源極間電壓Vgs (記為Vgs7)間產(chǎn)生了 Vn4的電位差。已知晶體管M7’的弱反型區(qū)域中的漏極電流具有相對于柵極-源極間電壓Vgs的增加呈指數(shù)函數(shù)增加的特性。因此，晶體管M7’的Vgs7 (= VDD)與晶體管M5’的Vgs5 (=VDD - VN4)的差對于恒流電路的啟動電流的插入而言是非常重要的。上述以往的恒流電路的啟動電流插入期間是從VDD的上升超過圖5的A點(恒流電路的動作開始點)開始到超過晶體管M7’的Vt而強(qiáng)反型區(qū)域的漏極電流使得N4’充電至VDD的電位為止的期間，該期間經(jīng)過后，啟動電流的供給完成。因此，上述以往的恒流電路存在下述問題，即由于晶體管M5’的Vgs5取決于N4’的電位VN4，因此不能明確在A點到B點之間，相對于晶體管M7’的Vgs7,晶體管M5’的Vgs5是否達(dá)到使恒流電路的啟動電流流動的電壓Vgs。另外，在以往的恒流電路中，在超過晶體管M7’的Vt的VDD的電壓下，啟動電流停止，因此不明確啟動電流是否被充分地供給到恒流電路，恒流電路是否處于穩(wěn)定的動作狀態(tài)。進(jìn)而，存在下述問題雖然啟動電流流入恒流電路時的VDD需要是恒流電路的晶體管M4’能夠進(jìn)入動作點(恒流電路可以動作的電位)、并且能夠保持電流的電位，但不能在晶體管M4’能夠動作的穩(wěn)定的狀態(tài)下使啟動電流流入。

發(fā)明內(nèi)容
本發(fā)明是為解決上述的課題而提出的，其目的在于提供一種能夠更穩(wěn)定地啟動恒流電路，并且能夠使啟動后的恒流電路部以正常的狀態(tài)可靠地動作的半導(dǎo)體集成電路。為了達(dá)成上述目的，方案I所述的發(fā)明是一種半導(dǎo)體集成電路，其特征在于，具有恒流電路，其包括由第I晶體管以及第2晶體管構(gòu)成的第I電流鏡電路、和由第3晶體管與第4晶體管構(gòu)成的第2電流鏡電路，其中，第3晶體管與來自所述第I晶體管的電流流入的第I節(jié)點連接，第4晶體管與來自所述第2晶體管的電流流入的第2節(jié)點連接；以及啟動電路，其包括經(jīng)由所述第2節(jié)點向所述恒流電路供給啟動電流的第5晶體管；將所述第I 節(jié)點的電位作為控制電壓的第6晶體管；與來自所述第6晶體管的電流流入的第3節(jié)點連接，并具有以二極管方式連接的結(jié)構(gòu)的第7晶體管；與來自所述第7晶體管的電流流入的第4節(jié)點連接的電容元件；隨著所述第4節(jié)點的電位上升，對所述第5晶體管進(jìn)行驅(qū)動控制的鎖存電路。根據(jù)本發(fā)明可以獲得下述效果，即能夠使恒流電路的晶體管在穩(wěn)定的狀態(tài)下動作而啟動恒流電路，并且能夠使啟動后的恒流電路部可靠地動作。


圖I是表示本發(fā)明的實施方式的半導(dǎo)體集成電路的構(gòu)成的電路圖。圖2是示意性地表示本實施方式的半導(dǎo)體集成電路的電源投入時的電壓變化的圖。圖3是用于對構(gòu)成本實施方式的半導(dǎo)體集成電路的鎖存電路部的反相器進(jìn)行說明的圖。圖4是表示以往的半導(dǎo)體集成電路的構(gòu)成的電路圖。圖5是示意性表示以往的半導(dǎo)體集成電路的電源投入時的電壓變化的圖。附圖標(biāo)記的說明10…半導(dǎo)體集成電路；12···恒流電路部；14···啟動電路；101···第I電流鏡電路；102…第2電流鏡電路；105…鎖存電路部；M1 M8、M31、M32、M0S…晶體管。
具體實施例方式以下，參照附圖對本發(fā)明的優(yōu)選的實施方式詳細(xì)地進(jìn)行說明。圖I是表示本發(fā)明的實施方式的半導(dǎo)體集成電路的構(gòu)成的電路圖。如圖I所示，本實施方式的半導(dǎo)體集成電路10具有恒流電路部12以及啟動電路14,啟動電路14被構(gòu)成為包括后述的鎖存電路部105。另外，通過未圖示的電源向半導(dǎo)體集成電路10供給例如IV的電源電壓VDD (以后也稱為第I電壓)、和比該第I電壓低的接地電壓GND (以后也稱為第2電壓)。恒流電路部12被構(gòu)成為，包括第I電流鏡電路101、第2電流鏡電路102和電阻部R1。第I電流鏡電路101包括2個第I導(dǎo)電型的晶體管(例如P溝道MOS晶體管)Ml、M2。P溝道MOS晶體管Ml、M2包括柵極G (也稱為控制電極)、源極S (也稱為第I電極)和漏極D (也稱為第2電極)。晶體管Ml與晶體管M2的柵極G相互連接，晶體管Ml的柵極G與漏極D連接(短路)。晶體管Ml的漏極D與第I節(jié)點NI連接，晶體管M2的漏極D與第2節(jié)點N2連接。而且，第I電壓、即電源電壓VDD被向晶體管Ml與晶體管M2各自的源極S供給。若向相互連接的、晶體管Ml與晶體管M2的柵極G供給第I電壓電平的電壓，第I電流鏡電路101則成為非導(dǎo)通狀態(tài)，若向相互連接的、晶體管Ml與晶體管M2的柵極G供給第2電壓電平的電壓，第I電流鏡電路101則成為導(dǎo)通狀態(tài)。第2電流鏡電路102包括2個第2導(dǎo)電型的晶體管(例如N溝道MOS晶體管)M3、M4。N溝道MOS晶體管M3、M4包括柵極G (也稱為控制電極)、源極S (也稱為第I電極)和漏極D (也稱為第2電極)。晶體管M3與晶體管M4的柵極G彼此相互連接。晶體管M3的源極S與電阻部Rl的一方端子連接，漏極D與第I節(jié)點NI連接。另外，晶體管M4的柵極G與漏極D連接(短路)。而且，晶體管M4的漏極D與第2節(jié)點N2連接，向源極S供給比第 I電壓低的接地電壓GND。向電阻部Rl的另一端子供給第2電壓、即接地電壓GND。流過第I節(jié)點NI與第2節(jié)點N2的電流由第2電流鏡電路102的電流增益決定，并由電阻部Rl決定。此外，若向相互連接的、晶體管M3與晶體管M4的柵極G供給第I電壓電平的電壓，第2電流鏡電路102則成為導(dǎo)通狀態(tài)，若向相互連接的、晶體管M3與晶體管M4的柵極G供給第2電壓電平的電壓，第2電流鏡電路102則成為非導(dǎo)通狀態(tài)。啟動電路部14包括P溝道MOS晶體管M5、P溝道MOS晶體管M6、柵極G與漏極D連接(短路)的P溝道MOS晶體管M7、電容元件(例如電容器)Cl和鎖存電路部105。這里，晶體管M7的柵極G和電容元件Cl的一方端子與節(jié)點N4連接，向電容元件Cl的另一方端子供給接地電壓GND (第2電壓)。鎖存電路部105包括反相器Tl、和P溝道MOS晶體管M8，反相器Tl的輸入端與節(jié)點N4連接，反相器Tl的輸出端與晶體管M8的柵極G經(jīng)由節(jié)點N5連接。另外，晶體管M8的漏極D與晶體管M5的柵極G連接，并且與反相器Tl的輸入端連接。這里，晶體管M8的閾值電壓Vt被設(shè)定為與晶體管M7的Vt相同的值。另外，反相器Tl的閾值電壓被設(shè)定為當(dāng)晶體管M7的VDD上升到與Vt相等的電位時識別為邏輯“L”。晶體管M5的漏極D與節(jié)點N2連接。另外，晶體管M6的柵極G與構(gòu)成第I電流鏡電路101的晶體管Ml和晶體管M2的柵極G (也是節(jié)點NI)連接，晶體管Ml與晶體管M6構(gòu)成電流鏡電路。向晶體管M6的源極S供給電源電壓VDD，晶體管M6的漏極D與節(jié)點N3連接。另外，晶體管M7的源極S與節(jié)點N3連接，漏極D與節(jié)點N4連接。若向這些晶體管M5、M6的柵極G供給第I電壓電平的電壓作為控制電壓，這些晶體管M5、M6則成為非導(dǎo)通狀態(tài)，若向它們的柵極G供給第2電壓電平的電壓作為控制電壓，這些晶體管M5、M6則成為導(dǎo)通狀態(tài)。構(gòu)成半導(dǎo)體集成電路10的晶體管的閾值電壓Vt被設(shè)定為，使得晶體管M7、M8具有比晶體管Ml、M2、M5、M6大的Vt、且晶體管M7、M8具有絕對值比晶體管M3、M4大的Vt。例如，晶體管Ml、M2等的閾值Vt為O. 5V，晶體管M7、M8的閾值Vt為O. 9V。然后，對本發(fā)明的實施方式的半導(dǎo)體集成電路的動作進(jìn)行說明。在半導(dǎo)體集成電路10的電源接通時，節(jié)點NI的電壓電平大致為電源電壓VDD (第I電壓電平)，由于對晶體管M6的柵極G供給與節(jié)點NI同電位的電壓，因此晶體管M6為非導(dǎo)通狀態(tài)。另外，節(jié)點N2大致為接地電壓GND (第2電壓電平)的電壓電平，節(jié)點N4也大致為接地電壓GND的電壓電平。由此，被輸入邏輯“L”電平的電壓的鎖存電路部105的反相器Tl的輸出為邏輯“H”，因此鎖存電路部105內(nèi)的晶體管M8成為非導(dǎo)通狀態(tài)。其結(jié)果，向晶體管M5的柵極G供給節(jié)點N4的電壓電平、即大致接地電壓GND的電壓電平的控制電壓。因此，晶體管M5成為導(dǎo)通狀態(tài)，電流經(jīng)由該晶體管M5流向節(jié)點N2。由此，節(jié)點N2的電壓電平上升，第2電流鏡電路102的晶體管M3以及晶體管M4成為導(dǎo)通狀態(tài)。通過晶體管M3、M4成為導(dǎo)通狀態(tài)，電流流向節(jié)點NI，節(jié)點NI的電壓電平下降。而且，當(dāng)節(jié)點NI的電壓電平降低至接地電壓GND的電平時，第I電流鏡電路101的晶體管Ml以及晶體管M2成為導(dǎo)通狀態(tài)。由此，電流經(jīng)由晶體管Ml流向節(jié)點NI，電流經(jīng)由晶體管M2流向節(jié)點N2。這時，晶體管M6處于非導(dǎo)通狀態(tài)，利用晶體管M6的在亞閾值區(qū)域中的電流(晶體管M6的柵極電壓在Vt以下時，在源極-漏極間流動的漏電流)與從晶體管M7流出的 亞閾值電流對電容元件Cl充電。其結(jié)果，如圖2的線段a-b所示那樣，節(jié)點N4的電位電平緩緩地上升。另一方面，節(jié)點NI的電壓電平的下降，使得向啟動電路部14的晶體管M6的柵極G施加的電壓電平也下降。而且，當(dāng)節(jié)點NI的電壓電平下降至接地電壓GND時，晶體管M6成為導(dǎo)通狀態(tài)，電流經(jīng)由該晶體管M6和以二極管方式連接的晶體管M7流向節(jié)點N4，該電流使得積蓄在電容元件Cl中的電荷慢慢增加。即、隨著電源電壓VDD的上升，以二極管方式連接的晶體管M7的漏極D的電位電平，如圖2的線段b-c所示那樣，以比電源電壓VDD降低了晶體管M7的閾值電壓Vt的狀態(tài)，追隨電源電壓VDD地上升。其原因在于，晶體管M7為二極管連接，所以晶體管M7的柵極-源極間電壓(Vgs)不會超過Vt。因此，晶體管M5的Vgs (記為Vgs5)與晶體管M7的Vgs (記為Vgs7)在構(gòu)成上相同，相對于電源電壓VDD的上升，Vgs5以保持一定的電壓降的狀態(tài)上升。由此，晶體管M5的導(dǎo)通電流(啟動電流)比晶體管M7的導(dǎo)通電流大。通過對電容元件Cl的充電，節(jié)點N4的電位上升到將該節(jié)點N4的電位識別為邏輯“H”時(圖2的點C)，鎖存電路部105的反相器Tl將反相器Tl的輸出從邏輯“H”向邏輯“L”反轉(zhuǎn)。鎖存電路部105內(nèi)的晶體管M8接受該反相器Tl的反轉(zhuǎn)電壓而成為導(dǎo)通狀態(tài)。其結(jié)果，節(jié)點N4的電位與電源電壓VDD —致(圖2的點d)，啟動電路部14的晶體管M5成為非導(dǎo)通狀態(tài)，啟動電流對恒流電路部12的供給結(jié)束。即使晶體管M5成為非導(dǎo)通狀態(tài)，但由于電流已經(jīng)流過節(jié)點NI以及節(jié)點N2，所以恒流電路部12以后也穩(wěn)定地動作。此外，在將晶體管Ml、M2、M3以及M4各自的跨導(dǎo)gm分別設(shè)為gml、gm2、gm3以及gm4的情況下,流過節(jié)點NI的電流Il與流過節(jié)點N2的電流12如下Il = k*T/q* {In (gml * gm2/gm3 * gm4)}12 = gm2/gml * Il這里，k為玻爾茲曼常數(shù)，T為絕對溫度，q為電子的電荷量，*表示乘法符號。接下來，對設(shè)置于啟動電路部14中的鎖存電路部105的功能進(jìn)行說明。在向電容元件Cl充電的充電期間中，電流流入電容元件Cl，從而節(jié)點N4具有上述那樣比電源電壓VDD降低了晶體管M7的閾值電壓Vt后的電位。而當(dāng)在啟動電路14中未設(shè)置上述的鎖存電路部105時，在向電容元件Cl的充電結(jié)束的狀態(tài)下，節(jié)點N4的電位電平幾乎為電源電壓VDD,因此例如當(dāng)源極電位VSS (這里為接地電壓GND)變動時，該電位變動經(jīng)由電容元件Cl被傳遞到節(jié)點N4。由于晶體管M7的柵極-源極間電壓Vgs很小，所以該電位變動無法被電源電壓VDD吸收。其結(jié)果，晶體管M5的柵極G的電壓電平比電源電壓VDD低，因此產(chǎn)生應(yīng)該為非導(dǎo)通狀態(tài)的晶體管M5成為導(dǎo)通狀態(tài)，設(shè)想外的電流流入恒流電路部12的問題。與此相對，在本實施方式的半導(dǎo)體集成電路中，節(jié)點N4的電位具有比電源電壓VDD降低了晶體管M7的閾值電壓Vt后的電位，并且該電位上升，設(shè)置在啟動電路14中的鎖存電路部105的反相器Tl的輸入電平相對于上升的電源電壓VDD的電平被識別為邏輯“H”，而反相器Tl的輸出為邏輯“L”，因此鎖存電路部105內(nèi)的晶體管M8更強(qiáng)力地將節(jié)點N4的電位維持為電源電壓VDD的電平。其結(jié)果，即使存在源極電位VSS的變動等，晶體管M5的柵極G的電壓電平也不會從電源電壓VDD降低，因此晶體管M5的非導(dǎo)通狀態(tài)被維持， 能夠使恒流電路部12在正常的狀態(tài)下動作。此外，例如圖3 Ca)所示，構(gòu)成鎖存電路部105的反相器Tl通過連接P溝道MOS晶體管M31的漏極D與N溝道MOS晶體管M32的漏極D而構(gòu)成。并且，向晶體管M31的源極S供給電源電壓VDD，向晶體管M32的源極S供給接地電壓GND。此外，晶體管M31與M32的柵極G相互連接，將該連接點作為反相器的輸入端子，將相互連接的漏極D作為反相器的輸出端子。圖3 (b)表不圖3 (a)所不的反相器Tl的輸入/輸出特性,關(guān)于向晶體管M31與M32的相互被連接的柵極G輸入的輸入電壓(Vin)、和從相互被連接的漏極D輸出的輸出電壓(Vout)，具有邏輯值(邏輯“H”、“L”)相互反轉(zhuǎn)的關(guān)系。這里，將晶體管M31的閾值電壓Vt31設(shè)定得比晶體管M32的閾值電壓Vt32低、或者將晶體管M31的跨導(dǎo)gm31設(shè)定得比晶體管M32的跨導(dǎo)gm32高。這樣，能夠提高被反相器Tl識別為邏輯“H”的輸入電壓(Vin)。即、通過提高反相器Tl的輸出電壓為邏輯“L”的輸入電壓(如圖3 (b)所示，使Vinl為vin2)，能夠擴(kuò)大成為反相器Tl的邏輯“H”的輸出的范圍。這里，反相器Tl被設(shè)定為在半導(dǎo)體集成電路10的電源接通時晶體管M7的VDD上升到與Vt相等的電位時，反相器Tl的電位被識別為邏輯“L”。如上所述那樣，對于本實施方式的半導(dǎo)體集成電路，作為向恒流電路部供給啟動電流的啟動晶體管的控制電壓，施加比電源電壓VDD降低了以二極管方式連接的晶體管的閾值電壓Vt、且追隨該電源電壓VDD上升的電壓，并從啟動晶體管向恒流電路部供給啟動電流。而且，當(dāng)向啟動晶體管施加的施加電壓上升到被由反相器與晶體管構(gòu)成的鎖存電路部識別為邏輯“H”時，使反相器的輸出從邏輯“H”向邏輯“L”反轉(zhuǎn)。這樣，能夠使向恒流電路部供給啟動電流的啟動晶體管的控制電壓的上升延遲，并能夠避免啟動晶體管在向恒流電路部供給充足的啟動電流前便成為非導(dǎo)通狀態(tài)的情況。另外，當(dāng)向啟動晶體管施加的施加電壓上升到被鎖存電路部識別為邏輯“H”時，使反相器輸出向邏輯“L”反轉(zhuǎn)，由此將成為導(dǎo)通(ON)狀態(tài)的鎖存電路部內(nèi)的晶體管的輸出作為向恒流電路部供給啟動電流的啟動晶體管的控制電壓，從而通過鎖存電路部內(nèi)的晶體管能夠更強(qiáng)力地將啟動晶體管的控制電壓保持為電源電壓VDD的電平，能夠維持啟動晶體管的非導(dǎo)通狀態(tài)，以防止向恒流電路部流入不需要的電流，使恒流電路部在正常的狀態(tài)下可靠地動作。此外，通過將構(gòu)成鎖存電路部105的晶體管M8的閾值電壓Vt設(shè)定成與以二極管方式連接的晶體管M7的Vt相同，能夠使晶體管M8的高溫漏電流、亞閾值電流比晶體管M7低。此外，對在上述實施方式的半導(dǎo)體集成電路中，通過將P溝道MOS晶體管M7的閾值Vt設(shè)定得比P溝道MOS晶體管M5的閾值Vt高，以使晶體管M5的導(dǎo)通電流比晶體管M7的導(dǎo)通電流大的例子進(jìn)行了說明，但并不局限于此。例如，也可以通過使P溝道MOS晶體管M7的跨導(dǎo)gm7比P溝道MOS晶體管M5的跨導(dǎo)gm5小，以使晶體管M5的導(dǎo)通電流比晶體管M7的導(dǎo)通電流大。另外，對在上述實施方式的半導(dǎo)體集成電路中，將與節(jié)點N4連接的電容元件Cl設(shè)為內(nèi)置于半導(dǎo)體集成電路的元件進(jìn)行了說明，但也可以將電容元件Cl設(shè)為可外接于與節(jié)點N4和接地電壓GND對應(yīng)地設(shè)置的外部端子的電容元件。通過將電容元件Cl設(shè)為可外接，可以將Cl的電容變?yōu)楦鞣N值(例如，使數(shù)皮法的電容成為數(shù)微法)，從而可以使節(jié)點N4的電 位上升的延遲時間更長。此外，對于上述實施方式的半導(dǎo)體集成電路10的啟動電路14，還可以設(shè)為下述構(gòu)成，即將電阻與節(jié)點N4連接來取代其與電容元件Cl連接，使由該電阻中流動的電流所致的上升電壓輸入到鎖存電路部105，來控制晶體管M5。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其中，具有 恒流電路，其包括由第I晶體管以及第2晶體管構(gòu)成的第I電流鏡電路；由第3晶體管與第4晶體管構(gòu)成的第2電流鏡電路，其中，第3晶體管與來自所述第I晶體管的電流流入的第I節(jié)點連接，第4晶體管與來自所述第2晶體管的電流流入的第2節(jié)點連接；和 啟動電路，其包括經(jīng)由所述第2節(jié)點向所述恒流電路供給啟動電流的第5晶體管；將所述第I節(jié)點的電位作為控制電壓的第6晶體管；與來自所述第6晶體管的電流流入的第3節(jié)點連接、并具有以二極管方式連接的結(jié)構(gòu)的第7晶體管；與來自所述第7晶體管的電流流入的第4節(jié)點連接的電容元件；以及隨著所述第4節(jié)點的電位上升，對所述第5晶體管進(jìn)行驅(qū)動控制的鎖存電路。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體集成電路,其中， 所述鎖存電路包括將所述第4節(jié)點的電位作為輸入端的電位的反相器部、和將該反相器部的輸出端的電位作為控制電壓的第8晶體管， 當(dāng)所述第4節(jié)點的電位達(dá)到規(guī)定電位，所述第8晶體管成為導(dǎo)通狀態(tài)時，停止從所述第5晶體管向所述恒流電路供給啟動電流。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中， 所述第4節(jié)點的電位一邊維持比電源電壓降低了以二極管方式連接的所述第7晶體管的閾值電壓后的電位，一邊上升，被輸入所述反相器部的所述第4節(jié)點的電位被識別為第I邏輯值，該反相器部的輸出成為與該第I邏輯值相反的第2邏輯值，所述第8晶體管成為導(dǎo)通狀態(tài)，由此，所述第5晶體管被維持為非導(dǎo)通狀態(tài)，并且所述第4節(jié)點的電位被保持為所述電源電壓。
4.根據(jù)權(quán)利要求廣3中的任意一項所述的半導(dǎo)體集成電路，其中， 所述第7晶體管以及所述第8晶體管的閾值電壓的絕對值被設(shè)定為比所述第I晶體管、所述第2晶體管、所述第3晶體管、所述第4晶體管、所述第5晶體管以及所述第6晶體管的閾值電壓的絕對值大。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中， 所述第7晶體管與所述第8晶體管的閾值電壓被設(shè)定為相等。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路，其中， 所述反相器部被構(gòu)成為第9晶體管的漏極與第10晶體管的漏極相互連接，并且他們的柵極相互連接，所述第9晶體管的閾值電壓被設(shè)定得比所述第10晶體管的閾值電壓低、或者所述第9晶體管的跨導(dǎo)被設(shè)定得比所述第10晶體管的跨導(dǎo)高。
全文摘要
本發(fā)明提供一種穩(wěn)定動作的半導(dǎo)體集成電路。鎖存電路部(105)隨著以二極管方式連接的晶體管(M7)與來自該晶體管(M7)的電流流入的電容元件(C1)的連接點、即節(jié)點(N4)的電位上升，對向恒流電路部(12)供給啟動電流的晶體管(M5)進(jìn)行驅(qū)動控制。輸入鎖存電路部(105)內(nèi)的反相器(T1)的節(jié)點(N4)的電位被識別為邏輯“H”，反相器(T1)的輸出為邏輯“L”，鎖存電路部(105)內(nèi)的晶體管(M8)成為導(dǎo)通狀態(tài)，從而晶體管(M5)的非導(dǎo)通狀態(tài)被維持，節(jié)點(N4)的電位被保持為電源電壓。
文檔編號G05F3/26GK102809981SQ20121017688
公開日2012年12月5日 申請日期2012年5月31日 優(yōu)先權(quán)日2011年6月2日
發(fā)明者長友茂 申請人:拉碧斯半導(dǎo)體株式會社