本申請主張于2016年3月29日提出申請的美國臨時專利申請案第62/314411號的優(yōu)先權(quán)，所述美國臨時專利申請的全部內(nèi)容并入本案供參考。

本發(fā)明涉及一種集成電路的制造方法，且特別涉及一種使用大的晶圓的集成電路的制造方法。

背景技術(shù)：

多年以來，已使用硅晶圓以制造集成電路。單一晶圓可經(jīng)使用以形成大量的集成電路的晶粒，降低平均成本。通常來說，使用越來越大的晶圓為制造的趨勢。因此，晶圓的尺寸穩(wěn)定地增加，使得現(xiàn)在先進的生產(chǎn)線所使用的晶圓具有300mm或更大的直徑。

根據(jù)借由光顯影掩模及其他圖案化的技術(shù)定義的圖案，集成電路的制造包含沉積材料層與刻蝕材料層。在不同層上的圖案的對位對于元件的效能及可靠度是重要的。隨著特征尺寸愈來愈小，對位的限度(margin)變得更緊且更難以達成。

大的晶圓產(chǎn)生另一個關(guān)于對位問題的困難度，因為大的晶圓無法保持完全地平整，而在制造期間彎曲(bow)。彎曲造成對位以及掩模設(shè)計的問題。進一步來說，當晶圓為各種形成電路的工藝的對象，彎曲的量會在生產(chǎn)線中的單一晶圓的處理期間改變。

舉例來說，彎曲與不同材料與厚度的薄膜的形成有關(guān)，其可在晶圓上引起拉伸應(yīng)力/拉伸應(yīng)變以及壓縮應(yīng)力/壓縮應(yīng)變。

再者，在經(jīng)填滿各種材料的密集圖案中的高深寬比的溝槽的形成會影響彎曲。舉例來說，旋轉(zhuǎn)涂布技術(shù)可經(jīng)使用以填滿高深寬比的溝槽，但當旋涂材料經(jīng)固化，其會引起局部的形變，導(dǎo)致晶圓的彎折(bending)或翹曲(warping)。在具有大量的經(jīng)對位的溝槽的電路中，例如是某種存儲器元件，晶圓彎曲的問題會被放大。

在22nm或更小的線寬的技術(shù)節(jié)點，可看到晶圓的彎折或翹曲會變成重要的問題，且導(dǎo)致制造的錯誤。此外，由于彎折或翹曲的本質(zhì)，晶圓會具有碟(dish)或碗(bowl)的形狀，其在多于一個方向上引起對位錯誤，其包含沿著不同半徑范圍而改變大小的放射狀錯誤。因此，基于彎曲的對位錯誤難以使用顯影的設(shè)備修正。

據(jù)此，需要提供一種適用于使用大晶圓的高密度結(jié)構(gòu)但降低關(guān)于晶圓的彎曲的問題的方法。

技術(shù)實現(xiàn)要素：

本發(fā)明提供一種集成電路的制造方法，包括提供結(jié)晶的晶圓，其具有垂直于結(jié)晶方向<100>的表面；在晶圓的表面上形成晶粒的圖案，晶粒具有存儲器陣列區(qū)與周邊電路區(qū)；以及在存儲器陣列區(qū)中形成多個平行溝槽，所述平行溝槽沿著特定的結(jié)晶方向<100>(與結(jié)晶方向[100]及結(jié)晶方向[010]等效)延伸。因此，溝槽對位在結(jié)晶方向<100>上，故晶圓彎曲的變化降低。

所述集成電路的制造方法還包括在周邊區(qū)中形成多個周邊電路溝槽，其深寬比小于存儲器陣列區(qū)中的平行溝槽的深寬比。

所述集成電路的制造方法還包括使用旋涂介電材料填滿所述多個溝槽。當所述多個溝槽沿著結(jié)晶方向<100>延伸，由旋涂介電材料引起的應(yīng)力所造成的彎曲量降低。

在本技術(shù)的另一實施例中，應(yīng)用熱處理以控制晶圓中的氧濃度，以在晶圓的表面下方產(chǎn)生剝蝕區(qū)(denudedzone)。此晶圓可表現(xiàn)出較少的晶圓形變。

此處所述的半導(dǎo)體元件包括具有氧濃度范圍在7ppma(partspermillionatoms)至10ppma之間以及深度實質(zhì)上大于5μm的剝蝕區(qū)的基板；第一介電質(zhì)與第一半導(dǎo)體，第一介電質(zhì)形成于基板上且第一半導(dǎo)體形成于第一介電質(zhì)上；多個第一隔離結(jié)構(gòu)，位于基板中，且所述多個第一隔離結(jié)構(gòu)包括在多個第一溝槽中的第一絕緣材料，所述多個第一溝槽在存儲器陣列區(qū)中沿著結(jié)晶方向<100>延伸，其中所述多個第一溝槽具有溝槽寬度w1；多個第二隔離結(jié)構(gòu)，位于基板中，且所述多個第二隔離結(jié)構(gòu)包括在多個第二溝槽中的第二絕緣材料，所述多個第二溝槽在周邊電路區(qū)中沿著結(jié)晶方向<100>延伸，其中所述多個第二溝槽具有溝槽寬度w2，且溝槽寬度w1比溝槽寬度w2窄。在存儲器陣列區(qū)中的所述多個第一溝槽中的第一絕緣材料具有頂表面，其高于第一介電質(zhì)的頂表面。在一范例中，第一絕緣材料與第二絕緣材料可包括相同的材料。

為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特列舉實施例，并配合所附附圖作詳細說明如下。

附圖說明

圖1a繪示在硅結(jié)晶晶格中的晶面(100)。

圖1b是關(guān)于將圖1a的硅結(jié)晶晶格連結(jié)到具有在結(jié)晶方向<100>定向的刻痕的硅晶圓11。

圖1c繪示具有在結(jié)晶方向<100>定向的刻痕與在晶面(100)中的表面的晶圓11的俯視圖。

圖2a繪示在硅結(jié)晶晶格中的晶面(110)。

圖2b是關(guān)于將硅結(jié)晶晶格連結(jié)到具有在結(jié)晶方向<110>定向的刻痕的硅晶圓13。

圖2c繪示具有在結(jié)晶方向<110>定向的刻痕與在晶面(100)中的表面的晶圓13的俯視圖。

圖3繪示以<100>晶圓制造的晶粒的陣列。

圖4至圖13繪示在<100>晶圓上制造集成電路的范例流程的各個階段。

圖14繪示在硅基板中的各種類型的缺陷。

圖15為顯示出主體微缺陷分布(bmd)與剝蝕區(qū)的紅外光斷層掃描(irtomography)影像。

圖16為繪示在制造流程中的某一階段的不同的硅基板a、硅基板b與硅基板c的彎曲的測量圖。

11、13、30、150：晶圓

12、14：刻痕

31：晶粒

32：存儲器陣列區(qū)

33：周邊電路區(qū)

34、121、122：溝槽

100：基板

102：氧化硅薄膜

104、112、116：半導(dǎo)體薄膜

104-1、104-2、104-3、104-4、104-5：虛線方塊

106：硬掩模

108、114：掩模

110：復(fù)合材料層

125、126：開孔

130、131：晶體管

132、133、134、135：源極/漏極區(qū)

w1、w2：寬度

h、h1、h2：深度

具體實施方式

為說明起見，使用在此檢視以作為參考的米勒指數(shù)(millerindices)的系統(tǒng)，以描述在單晶結(jié)構(gòu)中的原子的特定面或結(jié)晶面。在使用米勒指數(shù)表示法時，在圓括號中的數(shù)字，例如是(100)，代表平面或表面；且在大括號中的數(shù)字，例如是{100}，代表等效平面族。在中括號中的數(shù)字，例如是[100]，代表方向；且在角括號的數(shù)字，例如是<100>，代表等效方向族。在立方結(jié)晶晶格中，方向[100]垂直于表面(100)。

請參照圖1a，陰影區(qū)域所指的為立方結(jié)晶晶格中的晶面(100)。圖1b繪示具有平行于如圖1a所繪示的晶面(100)的表面與在結(jié)晶方向[100]定向的對位刻痕12的硅晶圓11。圖1c為圖1b的硅晶圓11的俯視圖。對位刻痕可經(jīng)晶圓處理設(shè)備(waferhandlingequipment)使用以將晶圓晶格對位于工藝設(shè)備?；诹⒎骄Ц竦膶ΨQ性，晶面(100)與晶面(010)及晶面(001)等效，其皆共同地標示為晶面{100}。此外，結(jié)晶方向[100]與結(jié)晶方向[010]及結(jié)晶方向[001]等效，其皆共同地標示為結(jié)晶方向<100>。具有平行定向于晶面(100)的表面以及在結(jié)晶方向[100]定向的刻痕的晶圓11在此稱為<100>晶圓。

請參照圖2a，陰影區(qū)域所指的為立方結(jié)晶晶格中的晶面(110)。圖2b繪示具有平行于晶面(100)的表面以及在結(jié)晶方向[110](也與結(jié)晶方向[101]及結(jié)晶方向[011]等效，其皆共同地標示為結(jié)晶方向<110>)定向的對位刻痕14的硅晶圓13。圖2c為圖2b的硅晶圓13的俯視圖。具有平行定向于晶面(100)的表面以及在結(jié)晶方向[110]定向的刻痕的硅晶圓13在此稱為<110>晶圓。

對位刻痕可具有不同的形狀。舉例來說，在某些硅晶圓中，刻痕可為平緣(flatedge)，而非如圖1c與圖2c所繪示的凹緣(concaveedge)。

圖3繪示晶粒的陣列，包含使用<110>晶圓30所制造的晶粒31。晶圓30具有在晶面(100)中的表面，其垂直于結(jié)晶方向<100>。晶圓30的刻痕在結(jié)晶方向<100>定向。如晶粒31的放大圖所示，每一晶粒具有存儲器陣列區(qū)32(或稱密集區(qū))以及周邊電路區(qū)33(或稱稀疏區(qū))。在某些類型的存儲器電路中，周邊電路區(qū)33的面積的等級可為每一晶粒的總面積的20％至30％。

在存儲器陣列區(qū)32中，存儲單元可排列為行與列，且在晶圓30中具有行或列之間的高深寬比的溝槽34。高密度存儲器的存儲器陣列區(qū)32中可有數(shù)千個平行的溝槽。

在此處所說明的制造流程中，存儲器陣列區(qū)32中的平行溝槽在表面的平面中的特定結(jié)晶方向<100>上對位。在某些類型的存儲器電路中，存儲器陣列區(qū)32的面積的等級可為每一晶粒的總面積的70％至80％。

在本實施例中，存儲器陣列區(qū)可覆蓋多達每一晶粒的面積的70％至80％，且周邊電路區(qū)可覆蓋每一晶粒的面積的剩余的20％至30％。在其他實施例中，例如是片上系統(tǒng)(systemonchip；soc)元件，覆蓋百分比可能相當不同。然而，經(jīng)溝槽覆蓋的面積與在填滿溝槽的期間所引起的應(yīng)力可為顯著的，且引起晶圓彎曲程度的顯著變化。

周邊電路區(qū)可包含支持存儲器陣列的操作的位線譯碼器(decoder)、

字線譯碼器、感測放大器(senseamplifier)、狀態(tài)機(statemachine)等等。周邊電路可包含金屬氧化物半導(dǎo)體晶體管(mostransistor)，其具有經(jīng)溝槽分隔開的主動區(qū)。與存儲器陣列區(qū)32中的平行溝槽相比，在周邊電路區(qū)33中的溝槽可具有較寬的溝槽寬度與較淺的溝槽深度。此外，不同電路的金屬氧化物半導(dǎo)體晶體管之間的溝槽可具有不同的尺寸。

請參照圖4至圖13，接下來提供集成電路的制造方法的實施例的詳細說明。

圖4至圖13繪示集成電路的制造的流程范例的各個階段。在本范例中，工藝包括使用<100>晶圓，然而也可使用表面在其他結(jié)晶方向平面上的晶圓以及其他類型與其他對位記號位置的晶圓。在圖4中所用的標號在以下的附圖中經(jīng)普遍地應(yīng)用，且不再贅述。

圖4為繪示在具有在晶面(100)中的表面的結(jié)晶硅的基板100上形成多個薄膜之后的制造流程的階段的剖視圖。提供結(jié)晶硅的晶圓或基板100，且對基板100進行預(yù)清洗及/或預(yù)處理，接著依序在基板100上形成氧化硅薄膜102、半導(dǎo)體薄膜104以及硬掩模106，以形成在圖4中所示的結(jié)構(gòu)。

結(jié)晶硅的基板100經(jīng)應(yīng)用為集成電路晶?；澹铱山?jīng)切割為多個晶粒，且每一晶粒包含周邊電路區(qū)與存儲器陣列區(qū)。

氧化硅薄膜102可借由使用化學(xué)氣相沉積(chemicalvapordeposition；cvd)、熱氧化(thermaloxidation)或其他方法而形成。氧化硅薄膜102作為周邊電路區(qū)中的晶體管的柵極氧化物，且作為存儲器陣列區(qū)中的存儲單元的隧穿氧化物，其具有小于的厚度。

半導(dǎo)體薄膜104可包含外延硅、多晶硅或其他材料，其例如是作為存儲器陣列區(qū)中的浮置柵極的材料。硬掩模106可包含氮化硅、氧化硅及其組合。

圖5為繪示在形成由光刻膠構(gòu)成的掩模108之后的制造流程的階段的剖視圖。在硬掩模106上形成光刻膠層，接著圖案化光刻膠層以形成掩模108。掩模108在存儲器陣列區(qū)與周邊電路區(qū)中具有沿著結(jié)晶方向<100>(與結(jié)晶方向[100]或結(jié)晶方向[010]等效)延伸的開口。

圖6為繪示在存儲器陣列區(qū)中形成多個平行的第一溝槽以及在周邊電路區(qū)中形成周邊電路的多個第二溝槽之后的制造流程的階段的剖視圖。存儲器陣列區(qū)中多個平行的第一溝槽包含溝槽121，其為借由使用由光刻膠構(gòu)成的掩模108以刻蝕穿過氧化硅薄膜102、半導(dǎo)體薄膜104以及硬掩模106所產(chǎn)生，且在一范例中，刻蝕至基板100的表面中的深度h1為200nm。舉例來說，在存儲器陣列區(qū)中的所述多個平行的第一溝槽中的溝槽可具有范圍在10至15的深寬比。深寬比是借由溝槽深度h與溝槽寬度w1的比值決定。在本范例中，溝槽深度h為350nm且溝槽寬度w1為20nm。所述多個平行的第一溝槽經(jīng)對位以沿著特定的結(jié)晶方向<100>，其與結(jié)晶方向[100]或結(jié)晶方向[010]等效。在硅立方晶格中，方向<100>的每單位長度上具有數(shù)個原子。由于在密度較低的結(jié)晶方向<110>上的刻蝕速率較高，故溝槽在結(jié)晶方向<100>上的對位相異于現(xiàn)有的溝槽的對位方向。

相似地，在周邊電路區(qū)中的多個第二溝槽包含溝槽122，其也為借由使用掩模108以刻蝕穿過氧化硅薄膜102、半導(dǎo)體薄膜104以及硬掩模106，且刻蝕至基板100的表面中所產(chǎn)生。所述多個第二溝槽具有比所述多個第一溝槽寬的溝槽寬度w2，使得所述多個第二溝槽具有比所述多個第一溝槽低的深寬比。周邊電路的所述多個第二溝槽也可經(jīng)對位以沿著特定的結(jié)晶方向<100>，且據(jù)此平行于平行的所述多個第一溝槽。

圖7為繪示在進行填滿的步驟之后的制造流程的階段的剖視圖。在移除掩模108(如圖6所示)之后，借由使用旋涂技術(shù)使可流動介電材料填滿所述多個第一溝槽與所述多個第二溝槽，可流動介電材料所指的例如是旋涂式介電質(zhì)(spin-ondielectric；sod)。習知的旋涂式介電質(zhì)的其中一種類為旋涂式玻璃(spin-onglass；sog)。

旋涂式介電質(zhì)的材料可包括全氫硅氮烷(perhydrosilazane；phps)、氧化硅以及氮氧化硅。基于所述多個第一溝槽的高深寬比，可流動介電材料可經(jīng)應(yīng)用為液體以完全地填滿溝槽(即使是對于高深寬比的那些溝槽)，接著可經(jīng)固化以形成淺溝槽隔離(shallowtrenchisolation；sti)結(jié)構(gòu)。

舉例來說，當在基板100上應(yīng)用旋涂式介電質(zhì)時，固化工藝可包括在自135℃至165℃(較佳為在150℃)的溫度烘烤(baking)一段時間，目的為移除旋涂式介電質(zhì)的溶劑，接著以三階段固化此材料。在經(jīng)使用以移除雜質(zhì)的第一階段中，在自250℃至350℃(較佳為在300℃)的溫度以蒸氣固化旋涂式介電質(zhì)30分鐘。在經(jīng)使用以固化氧化硅的第二階段中，在自250℃至350℃(較佳為在300℃)的溫度以蒸氣固化旋涂式介電質(zhì)30分鐘，且持續(xù)在自450℃至550℃(較佳為在500℃)的溫度以蒸氣固化旋涂式介電質(zhì)30分鐘，之后在自800℃至900℃(較佳為在850℃)的溫度以氮氣固化旋涂式介電質(zhì)30分鐘。在經(jīng)使用以致密化氧化硅的第三階段中，在自800℃至900℃(較佳為在850℃)的溫度以氮氣固化旋涂式介電質(zhì)30分鐘。

當固化工藝完成時，旋涂式介電質(zhì)的體積可收縮高達至25％。當所述多個第二溝槽的溝槽寬度w2較寬于所述多個第一溝槽的溝槽寬度w1時，收縮效應(yīng)將在基板100上導(dǎo)致不平均的應(yīng)力，其導(dǎo)致基板100的形變，例如是翹曲或彎折。然而，形成沿著結(jié)晶方向<100>延伸的所述多個第一溝槽與所述多個第二溝槽可降低收縮效應(yīng)，且因此可使基板的形變減低。

在本實施例中，旋涂式介電質(zhì)完全地填滿所述多個第一溝槽及所述多個第二溝槽。在另一實施例中，旋涂式介電質(zhì)僅完全地填滿所述多個第一溝槽而部分地填入所述多個第二溝槽。使用化學(xué)氣相沉積、原子層沉積(atomiclayerdeposition；ald)、物理氣相沉積(physicalvapordeposition；pvd)、低壓化學(xué)氣相沉積(low-pressurechemicalvapordeposition；lpcvd)或高密度電漿化學(xué)氣相沉積法(highdensityplasmachemicalvapordeposition；hdpcvd)沉積絕緣材料，以填滿所述多個第二溝槽。

接著，進行化學(xué)機械研磨(cmp)工藝以暴露出半導(dǎo)體薄膜104的頂部。

圖8為繪示在所述多個第一溝槽與所述多個第二溝槽中移除部分的介電材料之后的制造流程的階段的剖視圖。可進行干式刻蝕工藝以移除在所述多個第一溝槽與所述多個第二溝槽的頂部的介電材料(也即本實施例中的旋涂式介電質(zhì))，且在存儲器陣列區(qū)中的所述多個第一溝槽中形成凹陷深度h2。若凹陷深度h2過小，則柵極耦合率(gatecouplingratio)降低。然而，若凹陷深度h2過大，則遂穿氧化物(氧化硅薄膜102)易于損壞。在本范例中，凹陷深度約為半導(dǎo)體薄膜104的厚度的一半，且深度h1與凹陷深度h2的比值約為3至4。在所述多個第一溝槽中的剩余的旋涂式介電質(zhì)的頂表面高于氧化硅薄膜102的頂表面。

隨著凹陷工藝，所述多個第二溝槽中的剩余的旋涂式介電質(zhì)的頂表面高于所述多個第一溝槽中的剩余的旋涂式介電質(zhì)的頂表面。

圖9為繪示在基板100上形成氧化硅/氮化硅/氧化硅(ono)復(fù)合材料層110之后的制造流程的階段的剖視圖。氧化硅/氮化硅/氧化硅復(fù)合材料層110可包含借由使用例如是低壓化學(xué)氣相沉積依序且共形地沉積的第一氧化硅層、氮化硅層以及第二氧化硅層。

經(jīng)形成在所述多個第一溝槽與所述多個第二溝槽中與半導(dǎo)體薄膜104上的氧化硅/氮化硅/氧化硅復(fù)合材料層110的第一氧化硅層可具有至的厚度。經(jīng)形成在第一氧化硅層上的氧化硅/氮化硅/氧化硅復(fù)合材料層110的氮化硅層可具有至的厚度。經(jīng)形成在氮化硅層上的氧化硅/氮化硅/氧化硅復(fù)合材料層110的第二氧化硅層可具有至的厚度?？刹捎闷渌牧弦匀〈趸?氮化硅/氧化硅復(fù)合材料層110，舉例來說，如的氧化鋁的高介電常數(shù)材料。

圖10為繪示在氧化硅/氮化硅/氧化硅復(fù)合材料層110上形成第二半導(dǎo)體薄膜112之后的制造流程的階段的剖視圖。第二半導(dǎo)體薄膜112可包含外延硅、多晶硅、經(jīng)摻雜的多晶硅或其他導(dǎo)電材料，且作為存儲器陣列區(qū)中的控制柵極。

圖11為繪示在形成穿過第二半導(dǎo)體薄膜112與氧化硅/氮化硅/氧化硅復(fù)合材料層110的開孔之后的制造流程的階段(或稱層間柵極接觸窗(interviagate；ivg)光顯影步驟)的剖視圖。在第二半導(dǎo)體薄膜112上形成光刻膠層，接著將光刻膠層圖案化以形成掩模114。借由使用掩模114以在周邊電路區(qū)中的溝槽之間刻蝕穿過第二半導(dǎo)體薄膜112與氧化硅/氮化硅/氧化硅復(fù)合材料層110且停止在半導(dǎo)體薄膜104，以在周邊電路區(qū)中形成多個開孔(舉例來說，開孔125及開孔126)。

如上所述，形成沿著結(jié)晶方向<100>延伸的溝槽可減低基板100的形變，進而改善層間柵極接觸窗光顯影步驟的準確度。因此，開孔(舉例來說，開孔125及開孔126)可經(jīng)形成于半導(dǎo)體薄膜104上。

圖12為繪示在沉積第三半導(dǎo)體薄膜116之后的制造流程的階段的剖視圖。第三半導(dǎo)體薄膜116經(jīng)沉積在第二半導(dǎo)體薄膜112上且填滿周邊電路區(qū)中的所述多個開孔，使得半導(dǎo)體薄膜104電性連接至第二半導(dǎo)體薄膜112與第三半導(dǎo)體薄膜116，且作為周邊電路區(qū)中的金屬氧化物半導(dǎo)體晶體管的柵極。在柵極下方的是柵極氧化物，接下來是作為通道的硅基板100。

若形變影響形成開孔(舉例來說，如圖11中的開孔125與開孔126)的掩模的對位準確度，在最糟的情況下，開孔可能經(jīng)形成在溝槽上而非在半導(dǎo)體薄膜104上。之后第三半導(dǎo)體薄膜116可能無法電性連接至半導(dǎo)體薄膜104，其導(dǎo)致制造的錯誤。如此一來，可能無法操作周邊電路區(qū)中的金屬氧化物半導(dǎo)體晶體管。

在存儲器陣列區(qū)中，第二半導(dǎo)體薄膜112與第三半導(dǎo)體薄膜116作為控制柵極，其為字符線的一部分，且半導(dǎo)體薄膜104作為浮置柵極。在此范例中，控制柵極覆蓋浮置柵極的頂部與側(cè)部，且借由氧化硅/氮化硅/氧化硅復(fù)合材料層110而與浮置柵極絕緣。在浮置柵極下方的是遂穿氧化物，接下來是作為位線的硅基板100。對于最大電容值的目標來說，控制柵極盡可能地覆蓋愈大面積的浮置柵極。

圖13是圖12中的結(jié)構(gòu)的俯視圖。請參照圖13，虛線方塊104-1、虛線方塊104-2、虛線方塊104-3、虛線方塊104-4以及虛線方塊104-5為半導(dǎo)體薄膜104與第二半導(dǎo)體薄膜112及第三半導(dǎo)體薄膜116之間重疊的區(qū)域。在周邊電路區(qū)中，晶體管130與晶體管131包含在基板100中的源極/漏極區(qū)132、源極/漏極區(qū)133、源極/漏極區(qū)134以及源極/漏極區(qū)135，且包含在虛線方塊104-1與虛線方塊104-2下方的通道。借由源極區(qū)與漏極區(qū)之間的距離(例如是源極/漏極區(qū)132與源極/漏極區(qū)133之間的距離)來定義在結(jié)晶方向<100>上的通道長度，且借由所述多個第二溝槽之間的距離來定義通道寬度。

參照圖4至圖13所描述的工藝為一制造順序的范例，在此范例中在特定的方向(例如是方向<100>)上的密集的溝槽圖案的對位可改善工藝良率，且可提高工藝密度。如此處所敘述，其他制造流程也可受益于溝槽的對位。

此處所描述的半導(dǎo)體元件的制造方法包含提供具有在晶面(100)中的表面的基板，其中第一方向垂直于晶面(100)，而第二方向與第三方向在晶面(100)中，且彼此正交。第一方向、第二方向與第三方向等效于結(jié)晶方向<100>。所述半導(dǎo)體元件的制造方法還包含在基板上形成第一介電質(zhì)且在第一介電質(zhì)上形成第一半導(dǎo)體，在存儲器陣列區(qū)中的基板中形成多個第一溝槽且在周邊電路區(qū)中的基板中形成多個第二溝槽，其中所述多個第一溝槽與所述多個第二溝槽沿著結(jié)晶方向<100>延伸。所述半導(dǎo)體元件的制造方法也包含將可流動介電材料填滿所述多個第一溝槽與所述多個第二溝槽，且在所述多個第一溝槽中形成多個第一凹陷，以形成高于第一介電質(zhì)的第一頂表面。所述半導(dǎo)體元件的制造方法也包含在所述多個第二溝槽中形成多個第二凹陷，以形成高于第一頂表面的第二頂表面。

根據(jù)此處所描述的工藝所制造的半導(dǎo)體元件包含具有在晶面(100)中的表面的基板，其中第一方向垂直于晶面(100)，而第二方向與第三方向在晶面(100)中，且彼此正交。第一方向、第二方向與第三方向等效于結(jié)晶方向<100>。第一介電質(zhì)(例如是氧化硅)經(jīng)形成在基板上且第一半導(dǎo)體經(jīng)形成在第一介電質(zhì)上。在基板中的多個第一隔離結(jié)構(gòu)在密集區(qū)中包含在沿著結(jié)晶方向<100>延伸的多個第一溝槽中的第一絕緣材料，其中所述多個第一溝槽具有溝槽寬度w1。在基板中的多個第二隔離結(jié)構(gòu)在稀疏區(qū)中包含在沿著結(jié)晶方向<100>延伸的多個第二溝槽中的第二絕緣材料，其中所述多個第二溝槽具有溝槽寬度w2，且溝槽寬度w1窄于溝槽寬度w2。所述多個第二溝槽中的第二絕緣材料具有頂表面，其高于所述多個第一溝槽中的第一絕緣材料的頂表面。所述多個第一溝槽中的第一絕緣材料的頂表面高于第一介電質(zhì)的頂表面。在一范例中，第一絕緣材料與第二絕緣材料可包含相同的材料。

根據(jù)此處所描述的工藝所制造的半導(dǎo)體元件包含基板，其具有氧濃度范圍在7ppma(partspermillionatoms)至10ppma之間，以及深度實質(zhì)上大于5μm的剝蝕區(qū)。第一介電質(zhì)(例如是氧化硅)經(jīng)形成在基板上，且第一半導(dǎo)體經(jīng)形成在第一介電質(zhì)上?；逯械亩鄠€第一隔離結(jié)構(gòu)在存儲器陣列區(qū)中包含在沿著結(jié)晶方向<100>延伸的多個第一溝槽中的第一絕緣材料，其中所述多個第一溝槽具有溝槽寬度w1?；逯械亩鄠€第二隔離結(jié)構(gòu)在周邊電路區(qū)中包含在沿著結(jié)晶方向<100>延伸的多個第二溝槽中的第二絕緣材料，其中所述多個第二溝槽具有溝槽寬度w2，且溝槽寬度w1比溝槽寬度w2窄。存儲器陣列區(qū)中的所述多個第一溝槽中的第一絕緣材料具有頂表面，其高于第一介電質(zhì)的頂表面。在一范例中，第一絕緣材料與第二絕緣材料可包含相同的材料。

圖14繪示在硅基板中的各種類型的缺陷。點缺陷可包含空位(vacancy)、間隙(interstitial)與置換(substitutional)的類型。線缺陷可包含由原子的錯位(misalignment)導(dǎo)致的位錯(dislocation)的類型。面缺陷可包含由晶面的不規(guī)則堆疊導(dǎo)致的堆垛層錯(stackingfault)的類型。其他缺陷可包含主體微缺陷(bulkmicrodefect；bmd)，其例如是氧沉淀物(oxygenprecipitate)。硅結(jié)晶自熔融體(moltenmass)冷卻且成長時(此時氧以過飽和的濃度存在)，氧偏析(segregation)導(dǎo)致氧沉淀物。

在一方面，若氧沉淀物的尺寸小，則氧沉淀物可為有益的，因為無論小的氧團簇(cluster)在晶圓中的位置，其可作為熱能的施體(donor)且降低電阻率。在另一方面，若氧沉淀物的尺寸大且其位置在主動元件區(qū)中，則氧沉淀物會破壞元件的操作。然而，若大的氧沉淀物位于硅基體(bulksilicon)中，其可捕捉不需要的金屬雜質(zhì)，其作為內(nèi)部或本質(zhì)的吸收位置(gettersite)。

此處所描述的熱處理可應(yīng)用于硅基板，以控制氧濃度。硅基板(例如是<100>晶圓或<110>晶圓)在約700℃經(jīng)加熱3小時接著在約1000℃經(jīng)加熱16小時，而氧濃度可降低到7ppma至10ppma。在熱處理之后，自晶圓的表面下方至少向下至5μm的深度形成剝蝕區(qū)，其為無主體微缺陷的區(qū)域。氧沉淀物可分解且擴散至差排。之后，自晶圓表面至30μm的深度的氧分布為實質(zhì)上均勻的，且具有約為1×10¹⁸cm^-3的氧濃度(在5×10¹⁷cm^-3至2×10¹⁸cm^-3的范圍中)。

圖15為顯示出在應(yīng)用此處所描述的熱處理之后的主體微缺陷分布的紅外光斷層掃描(irtomography)影像。在紅外光斷層掃描影像中所示的深色點所指的為主體微缺陷，且在晶圓150的表面下方無主體微缺陷的區(qū)域為剝蝕區(qū)。在剝蝕區(qū)下方，主體微缺陷的密度約為1×10¹⁹cm^-3，且主體微缺陷的尺寸小于50nm。

圖16為繪示在制造流程中的某一階段的不同的硅基板a、硅基板b與硅基板c的彎曲高度(bowheight)的圖。彎曲高度所指的是任意且未指定的基板的中間平面自參考平面的偏離。并非在制造中的每一工藝階段都量測彎曲高度。愈高的彎曲高度代表基板經(jīng)更大的彎折。

基板a為具有在結(jié)晶方向<100>定向的刻痕的<100>晶圓，且沿著結(jié)晶方向<100>延伸的溝槽經(jīng)形成于基板a中?；錬為具有在結(jié)晶方向<110>定向的刻痕的<110>晶圓，且熱處理經(jīng)應(yīng)用以產(chǎn)生如上所述的剝蝕區(qū)。經(jīng)形成于基板b中的溝槽沿著結(jié)晶方向<110>延伸?；錭為具有在結(jié)晶方向<110>定向的刻痕的延伸的<110>晶圓，而未應(yīng)用熱處理。相似地，在基板c中的溝槽沿著結(jié)晶方向<110>延伸。

請參照圖16，彎曲高度隨著制造流程改變。在應(yīng)用任何工藝之前，與基板b及基板c相比之下，基板a具有約為76μm的最大值的初始彎曲高度，其意指基板a比基板b與基板c經(jīng)更大的彎折。在進行某些工藝之后量測彎曲高度而并非在每一工藝步驟之后量測，所述某些工藝例如是n阱注入(n-wellimplant；dnwimp)、隧道清潔(tunnelclean；tunclean)、多晶硅沉積快速熱工藝(polysilicondepositionrtp；pl1dep1rtp)以及多晶硅清潔(pl1cln)等等。在較后端的工藝步驟量測的彎曲高度可代表經(jīng)累積的制造的殘余應(yīng)力。

如上所述，借由旋轉(zhuǎn)涂布技術(shù)沉積的薄膜經(jīng)歷收縮且引起嚴重的應(yīng)力。旋涂式介電質(zhì)例如是經(jīng)應(yīng)用以填滿高深寬比的溝槽，但也造成彎折的問題。當周邊區(qū)域中的溝槽的尺寸愈大，薄膜收縮比例可高達25％，其引發(fā)局部的形變，其會造成晶圓彎折。如圖16所示，使用旋涂式介電質(zhì)的填入步驟(淺溝槽隔離旋涂式介電質(zhì)涂布(stisodcoat))會加強基板上的應(yīng)力，且使彎曲的程度提高?；宓膹澢叨鹊膰乐馗淖儠绊懷谀ρ谀５母采w(或稱為reg覆蓋)，且減低對位準確度。因此，需要填入階段(stisodcoat)與接下來為形成掩模以圖案化所需的工藝階段之間的彎曲高度的最小變化，且能夠具有更佳的對位準確度。比較填入階段(stisodcoat)的彎曲高度與陣列光顯影(aryphoto)階段的彎曲高度，基板a表現(xiàn)出16μm的彎曲高度的改變，基板b表現(xiàn)出22μm的彎曲高度的改變且基板c表現(xiàn)出32μm的彎曲高度的改變。

此外，需要填入階段(stisodcoat)與層間柵極接觸窗光顯影階段(如參照圖11所述)之間的彎曲高度的最小變化。如此一來，累積的制造的殘余應(yīng)力將不會不利地影響掩模對掩模的對位。比較填入階段(stisodcoat)與層間柵極接觸窗光顯影階段的彎曲高度的改變，基板a表現(xiàn)出23μm的彎曲高度的改變，基板b表現(xiàn)出28μm的彎曲高度的改變且基板c表現(xiàn)出41μm的彎曲高度的改變。

根據(jù)結(jié)果，具有沿著結(jié)晶方向<100>延伸的溝槽的基板a可降低填入階段(stisodcoat)與陣列光顯影階段之間以及填入階段與層間柵極接觸窗光顯影階段之間的彎曲高度的改變。因此，可以較佳的掩模對掩模的覆蓋(reg覆蓋)完成接下來的需要掩模對掩模對位的工藝。

雖然本發(fā)明已以實施例公開如上，但其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的變更與潤飾，所以本發(fā)明的保護范圍應(yīng)當視權(quán)利要求所界定的為準。