本發(fā)明涉及一種從esd(electro-staticdischarge：靜電釋放)中保護(hù)半導(dǎo)體集成電路裝置的內(nèi)部電路進(jìn)行保護(hù)的靜電保護(hù)電路。而且，本發(fā)明涉及一種內(nèi)置了這樣的靜電保護(hù)電路的半導(dǎo)體集成電路裝置以及使用了這樣的半導(dǎo)體集成電路裝置的電子設(shè)備等。

背景技術(shù)：

在半導(dǎo)體集成電路裝置中，實(shí)施了設(shè)置靜電保護(hù)電路的措施，以防止由于人體或輸送設(shè)備等所帶的靜電被施加于內(nèi)部電路而導(dǎo)致的內(nèi)部電路的損壞。例如，靜電保護(hù)電路被連接于第一端子與第二端子之間，所述第一端子被供給高電位側(cè)的電源電位，所述第二端子被供給低電位側(cè)的電源電位。

當(dāng)由于靜電的放電等而向第一端子施加正電荷時，正電荷將經(jīng)由靜電保護(hù)電路而向第二端子釋放出，因此不會對內(nèi)部電路施加過大的電壓，從而能夠防止內(nèi)部電路的損壞。另一方面，為了在通常動作時不進(jìn)行誤動作，優(yōu)選為，將靜電保護(hù)電路的觸發(fā)電壓以及保持電壓設(shè)定為高于電源電壓。

作為相關(guān)的技術(shù)，在專利文獻(xiàn)1的圖1以及圖2中公開了一種esd保護(hù)電路，該esd保護(hù)電路具備被串聯(lián)連接于第一電源端子與第二電源端子之間的第一箝位電路以及第二箝位電路。第一箝位電路具有第一保護(hù)晶體管，在所述第一保護(hù)晶體管中，漏極被連接于第一高電位側(cè)節(jié)點(diǎn)上，源極以及柵極被連接于第一低電位側(cè)節(jié)點(diǎn)上。

第二箝位電路具有：一端被連接于第二高電位側(cè)節(jié)點(diǎn)上的電阻元件；被設(shè)置于第二低電位側(cè)節(jié)點(diǎn)與電阻元件的另一端之間的電容元件；對與電阻元件與電容元件的連接點(diǎn)的電位相對應(yīng)的邏輯值的控制信號進(jìn)行輸出的逆變器；和第二保護(hù)晶體管，在所述第二保護(hù)晶體管中，漏極被連接于第二高電位側(cè)節(jié)點(diǎn)上，源極被連接于第二低電位側(cè)節(jié)點(diǎn)上，控制信號被供給至柵極以及背柵極。

在此，確定第二箝位電路的響應(yīng)時間的電阻元件以及電容元件等也被稱為rc計時器。雖然也能夠通過使具有rc計時器的兩個箝位電路串聯(lián)而將保持電壓設(shè)定為較高，但是有可能由于rc計時器的作用而使觸發(fā)電壓低于電源電壓，從而在通常動作時流通有放電電流。根據(jù)專利文獻(xiàn)1的圖1以及圖2所示的esd保護(hù)電路，將兩個箝位電路串聯(lián)在第一電源端子與第二電源端子之間，從而能夠?qū)⒈３蛛妷涸O(shè)定為較高，并且，能夠抑制通常動作時的放電電流的增大。

但是，在電源剛接通之后，第一保護(hù)晶體管的源極-漏極間電壓與第二保護(hù)晶體管的源極-漏極間電壓顯示不同的值的情況下，有可能無法高精度地防止被保護(hù)電路的損壞。而且，由于與施加于第一保護(hù)晶體管的源極-漏極間的電壓相比較高的電壓被施加于第二保護(hù)晶體管的源極-漏極間，因此第二保護(hù)晶體管容易因長時間的通常動作而損壞或劣化。

因此，還提出了如下的技術(shù)，即，如專利文獻(xiàn)1的圖9那樣，在第一箝位電路以及第二箝位電路上分別并聯(lián)連接具有相同的電阻值的第一電阻元件以及第二電阻元件。流通于第一電阻元件中的電流與流通于第一箝位電路中的漏電流相比足夠大，且流通第二電阻元件中的電流與流通于第二箝位電路中的漏電流相比足夠大。由此，第一保護(hù)晶體管的源極-漏極間電壓與第二保護(hù)晶體管的源極-漏極間電壓變?yōu)榫龋瑥亩軌蚋呔鹊胤乐贡槐Ｗo(hù)電路的損壞，并且能夠防止第二保護(hù)晶體管的損壞或劣化。

如專利文獻(xiàn)1的圖9所示，在esd保護(hù)電路中，在第一箝位電路以及第二箝位電路上分別并聯(lián)連接第一電阻元件以及第二電阻元件的情況下，有可能招致電路面積(芯片尺寸)的增大。另外，在采用被施加于電源端子間的電壓急劇上升時立即開始進(jìn)行放電動作的結(jié)構(gòu)的情況下，存在通過esd抗擾度實(shí)驗(yàn)而產(chǎn)生的浪涌電流全部流入至被內(nèi)置于半導(dǎo)體集成電路裝置中的靜電保護(hù)電路的可能性。

專利文獻(xiàn)1：日本特開2014-120547號公報(0005-0006、0082-0086段、圖1、圖2、圖9)

技術(shù)實(shí)現(xiàn)要素：

因此，鑒于上述的點(diǎn)，本發(fā)明的第一目的在于，在能夠?qū)⒈３蛛妷涸O(shè)定為較高的靜電保護(hù)電路中，在不于被串聯(lián)連接的多個電路模塊上并聯(lián)連接電阻元件的條件下，高精度地防止電源剛接通之后的被保護(hù)電路的損壞，并且防止長時間的通常動作下的保護(hù)器件的損壞或劣化。

另外，本發(fā)明的第二目的在于，在從esd中有效地保護(hù)半導(dǎo)體集成電路裝置的內(nèi)部電路的同時，防止通過esd抗擾度實(shí)驗(yàn)而產(chǎn)生的浪涌電流全部流入至靜電保護(hù)電路的情況。而且，本發(fā)明的第三目的在于，提供一種內(nèi)置了這樣的靜電保護(hù)電路的半導(dǎo)體集成電路裝置以及使用了這樣的半導(dǎo)體集成電路裝置的電子設(shè)備等。

為了解決以上問題的至少一部分，本發(fā)明的第一觀點(diǎn)所涉及的靜電保護(hù)電路為經(jīng)由第一節(jié)點(diǎn)而與第一端子連接，并且經(jīng)由第二節(jié)點(diǎn)而與第二端子連接的靜電保護(hù)電路，所述靜電保護(hù)電路具備被串聯(lián)連接于所述第一節(jié)點(diǎn)與所述第二節(jié)點(diǎn)之間的多個電路模塊，多個電路模塊內(nèi)的至少一個電路模塊包括晶閘管，所述晶閘管具有與該電路模塊的一端連接的陽極以及與該電路模塊的另一端連接的陰極，當(dāng)在通常動作時第一節(jié)點(diǎn)的電位高于第二節(jié)點(diǎn)的電位時，多個電路模塊內(nèi)的其他的電路模塊的兩端間的電壓小于晶閘管的陽極與陰極之間的電壓。

根據(jù)本發(fā)明的第一觀點(diǎn)，由于多個電路模塊被串聯(lián)連接，因此能夠?qū)⒈３蛛妷涸O(shè)定為較高。另外，由于至少一個電路模塊包括漏電流較小的晶閘管，并且在其他的電路模塊中使用了相對于施加電壓的電流比較大的器件或連接，以使在通常動作時其他的電路模塊的兩端間的電壓小于晶閘管的陽極與陰極之間的電壓，因此在通常動作時被施加于多個電路模塊的電壓的比率通過流通于電路模塊中的電流而被確定。

由此，能夠在不于多個電路模塊上并聯(lián)連接電阻元件的條件下，高精度地防止在電源剛接通之后的被保護(hù)電路的損壞，并且防止長時間的通常動作下的保護(hù)器件的損壞或劣化。其結(jié)果為，與專利文獻(xiàn)1的圖9所示的現(xiàn)有技術(shù)相比，由于無需用于分壓的電阻元件，因此能夠減小電路面積(芯片尺寸)。另外，由于晶閘管的漏電流較小，因此在通常動作時過電壓不易施加于其他的電路模塊上，從而能夠擴(kuò)大構(gòu)成其他的電路模塊的器件的選擇范圍。

在此，也可以采用如下的方式，即，多個電路模塊內(nèi)的其他的至少一個電路模塊包括：雙極型晶體管，其具有與該電路模塊的一端連接的集電極以及與該電路模塊的另一端連接的發(fā)射極；電阻元件，其被連接于雙極型晶體管的基極與發(fā)射極之間；齊納二極管，其被連接于雙極型晶體管的集電極與基極之間，并且，當(dāng)?shù)谝还?jié)點(diǎn)的電位高于第二節(jié)點(diǎn)的電位并且該電路模塊的兩端間的電壓達(dá)到擊穿電壓時，所述齊納二極管使電流流通于電阻元件或所述雙極型晶體管的基極。

如此，通過采用由齊納二極管以及電阻元件對流通于雙極型晶體管的基極的電流進(jìn)行控制的結(jié)構(gòu)，從而能夠?qū)υ撾娐纺K中的觸發(fā)電壓與保持電壓之間的關(guān)系進(jìn)行調(diào)節(jié)。

或者，也可以采用如下的方式，即，多個電路模塊內(nèi)的其他的至少一個電路模塊包括mos(metaloxidesemiconductor，金屬氧化物半導(dǎo)體)晶體管，所述mos晶體管具有與該電路模塊的一端連接的漏極以及與該電路模塊的另一端連接的源極，當(dāng)?shù)谝还?jié)點(diǎn)的電位高于第二節(jié)點(diǎn)的電位并且該電路模塊的兩端間的電壓達(dá)到預(yù)定的電壓時，所述mos晶體管使放電電流流通。

例如，在使用柵極被連接于源極上并且擊穿電壓較低的mos晶體管的情況下，成為該電路模塊的觸發(fā)電壓以及保持電壓相對較低的特性。因此，通過使用這樣的mos晶體管，從而能夠按照電源電壓的規(guī)格而細(xì)致地設(shè)定靜電保護(hù)電路的保持電壓。

或者，也可以采用如下的方式，即，多個電路模塊內(nèi)的其他的至少一個電路模塊包括雙極型晶體管，所述雙極型晶體管具有與該電路模塊的一端連接的集電極以及與該電路模塊的另一端連接的發(fā)射極，當(dāng)?shù)谝还?jié)點(diǎn)的電位高于第二節(jié)點(diǎn)的電位并且該電路模塊的兩端間的電壓達(dá)到預(yù)定的電壓時，所述雙極型晶體管使放電電流流通。

例如，在使用基極經(jīng)由電阻元件而與發(fā)射極連接并且擊穿電壓較低的雙極型晶體管的情況下，成為該電路模塊的觸發(fā)電壓以及保持電壓相對較低的特性。因此，通過使用這樣的雙極型晶體管，從而能夠按照電源電壓的規(guī)格而細(xì)致地設(shè)定靜電保護(hù)電路的保持電壓。

在該情況下，優(yōu)選為，在mos晶體管的漏極或源極中，或者在雙極型晶體管的集電極中，包括觸點(diǎn)所接觸的部分在內(nèi)的預(yù)定的區(qū)域被硅化，而其他區(qū)域未被硅化。由此，能夠增大靜電保護(hù)電路的擊穿電流，從而提高靜電耐量。

在以上，也可以采用如下的方式，即，靜電保護(hù)電路還具備二極管或晶體管，所述二極管或晶體管具有與晶閘管的p柵極連接的一端或與晶閘管的n柵極連接的另一端，當(dāng)?shù)谝还?jié)點(diǎn)的電位高于第二節(jié)點(diǎn)的電位并且兩端間的電壓達(dá)到擊穿電壓時，所述二極管或晶體管使電流流通于包含晶閘管的電路模塊中。通過如此被連接的二極管或晶體管，從而能夠設(shè)定靜電保護(hù)電路的觸發(fā)電壓。

或者，也可以采用如下的方式，即，靜電保護(hù)電路還具備：(i)過電壓檢測電路，其包括二極管或晶體管，并對被施加于第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間的過電壓進(jìn)行檢測，且生成檢測信號；(ii)延遲電路，其至少使由過電壓檢測電路生成的檢測信號延遲并向晶閘管的柵極進(jìn)行供給。由此，能夠在從esd中有效地保護(hù)半導(dǎo)體集成電路裝置的內(nèi)部電路的同時，防止通過esd抗擾度實(shí)驗(yàn)而產(chǎn)生的浪涌電流全部流入至靜電保護(hù)電路的情況。其結(jié)果為，能夠?qū)崿F(xiàn)靜電保護(hù)電路的小型化。

本發(fā)明的第二觀點(diǎn)所涉及的半導(dǎo)體集成電路裝置具備上述任一方式的靜電保護(hù)電路。根據(jù)本發(fā)明的第二觀點(diǎn)，能夠提供一種通過內(nèi)置可將保持電壓設(shè)定為較高并且可實(shí)現(xiàn)小型化的靜電保護(hù)電路，從而抑制了芯片尺寸的增大的高耐壓的半導(dǎo)體集成電路裝置。

本發(fā)明的第三觀點(diǎn)所涉及的電子設(shè)備具備上述的半導(dǎo)體集成電路裝置。根據(jù)本發(fā)明的第三觀點(diǎn)，通過使用抑制了芯片尺寸的增大的高耐壓的半導(dǎo)體集成電路裝置，從而能夠以低成本提供可靠性較高的電子設(shè)備。

在此，也可以采用如下的方式，即，電子設(shè)備還具備齊納二極管，所述齊納二極管與半導(dǎo)體集成電路裝置一起被安裝于電路基板上，并具有與第一端子連接的陰極和與第二端子連接的陽極。通過在電路基板上設(shè)置齊納二極管，從而通過esd抗擾度實(shí)驗(yàn)而產(chǎn)生的浪涌電流會流向齊納二極管。因此，由于流向被內(nèi)置于半導(dǎo)體集成電路裝置中的靜電保護(hù)電路的電流減少，因而能夠?qū)崿F(xiàn)靜電保護(hù)電路的進(jìn)一步的小型化。

附圖說明

圖1為表示本發(fā)明的一個實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的結(jié)構(gòu)例的電路圖。

圖2為表示本發(fā)明的一個實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的結(jié)構(gòu)例的電路圖。

圖3為表示本發(fā)明的第一實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。

圖4為表示圖3所示的晶閘管的布局示例的圖。

圖5為表示使用了圖3所示的晶閘管以及二極管的靜電保護(hù)電路的電路圖。

圖6為表示圖5所示的靜電保護(hù)電路的i-v特性的示例的圖。

圖7為表示圖3所示的靜電保護(hù)電路的i-v特性的示例的圖。

圖8為表示圖3所示的靜電保護(hù)電路的通常動作下的等效電路的電路圖。

圖9為表示圖8所示的等效電路的i-v特性的示例的圖。

圖10為表示在本發(fā)明的第二實(shí)施方式中所使用的電路模塊的電路圖。

圖11為表示n溝道m(xù)os晶體管的第一布局示例的圖。

圖12為表示n溝道m(xù)os晶體管的第二布局示例的圖。

圖13為表示npn雙極型晶體管的布局示例的圖。

圖14為表示本發(fā)明的第三實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。

圖15為表示在第三實(shí)施方式的改變例中所使用的電路模塊的圖。

圖16為表示n溝道m(xù)os晶體管的第一布局示例的圖。

圖17為表示n溝道m(xù)os晶體管的第二布局示例的圖。

圖18為表示本發(fā)明的第四實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。

圖19為表示在第四實(shí)施方式的改變例中所使用的電路模塊的電路圖。

圖20為表示在本發(fā)明的第五實(shí)施方式中所使用的電路模塊的電路圖。

圖21為表示圖20所示的晶閘管的布局示例的圖。

圖22為表示本發(fā)明的第六實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。

圖23為表示本發(fā)明的第七實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。

圖24為表示圖23所示的晶閘管的第一布局示例的圖。

圖25為表示圖23所示的晶閘管的第二布局示例的俯視圖。

圖26為表示圖23所示的晶閘管的第三布局示例的俯視圖。

圖27為表示本發(fā)明的第八實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。

圖28為表示圖27所示的晶閘管的布局示例的圖。

圖29為表示本發(fā)明的第九實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。

圖30為表示本發(fā)明的第十實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。

圖31為表示esd抗擾度實(shí)驗(yàn)的標(biāo)準(zhǔn)下的放電電流波形的圖。

圖32為表示用于對esd抗擾度實(shí)驗(yàn)的等級進(jìn)行說明的圖。

圖33為表示本發(fā)明的第十一實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。

圖34為表示本發(fā)明的第一實(shí)施方式所涉及的電子設(shè)備的結(jié)構(gòu)例的電路圖。

圖35為表示本發(fā)明的第二實(shí)施方式所涉及的電子設(shè)備的結(jié)構(gòu)例的框圖。

具體實(shí)施方式

以下，參照附圖對本發(fā)明的實(shí)施方式進(jìn)行詳細(xì)說明。并且，對相同的結(jié)構(gòu)要素標(biāo)記相同的參考符號，并省略重復(fù)的說明。

圖1以及圖2為表示本發(fā)明的一個實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的結(jié)構(gòu)例的電路圖。該半導(dǎo)體集成電路裝置包括電源端子p1及p2、信號端子p3、二極管1及2、電源配線3及4、本發(fā)明的任意一個實(shí)施方式所涉及的靜電保護(hù)電路10、內(nèi)部電路20。電源配線3及4各自具有電阻成分。另外，內(nèi)部電路20包括p溝道m(xù)os晶體管qp20和n溝道m(xù)os晶體管qn20。

雖然在圖1以及圖2中，信號端子p3與內(nèi)部電路20的輸出側(cè)(晶體管qp20以及qn20的漏極)連接，但信號端子p3也可以與內(nèi)部電路20的輸入側(cè)(晶體管qp20及qn20的柵極)連接。無論采用何種方式，靜電保護(hù)電路10的動作規(guī)格都是主要由內(nèi)部電路20的晶體管的柵極擊穿電壓確定的。

例如，靜電保護(hù)電路10被連接于電源端子p1和電源端子p2之間，所述電源端子p1被供給高電位側(cè)的電源電位vdd，所述電源端子p2被供給低電位側(cè)的電源電位vss。另外，靜電保護(hù)電路10既可以被連接于電源端子p1與信號端子p3之間，也可以被連接于信號端子p3與電源端子p2之間。在以下的實(shí)施方式中，作為一個示例，如圖1以及圖2所示，對靜電保護(hù)電路10經(jīng)由節(jié)點(diǎn)n1而與電源端子p1連接并且經(jīng)由節(jié)點(diǎn)n2而與電源端子p2連接的情況進(jìn)行說明。

當(dāng)由于靜電的放電等而使正電荷被施加于電源端子p2時，由于正電荷經(jīng)由二極管2而向信號端子p3釋放出，或者，經(jīng)由二極管2及1而向電源端子p1釋放出，因此不會向內(nèi)部電路20施加過大的電壓，從而能夠防止內(nèi)部電路20的損壞。因此，問題在于向二極管1及2中的至少一方施加有反向電壓的情況。

在圖1中圖示了由于靜電的放電等而使正電荷被施加于信號端子p3，另一方面，電源端子p2被接地的情況下的放電路徑。由于靜電的放電等，浪涌電流iesd在二極管1、電源配線3、靜電保護(hù)電路10以及電源配線4的路徑上流通。

在放電動作中，如果與被施加反向電壓的二極管2并聯(lián)連接的晶體管qn20的漏極-源極間電壓小于致使晶體管qn20損壞的擊穿電壓vdmg，則靜電保護(hù)電路10能夠保護(hù)內(nèi)部電路20。因此，需要滿足下式(1)。

vf+vw+vpc＜vdmg…(1)

在此，vf為二極管1的正向電壓，vw為浪涌電流iesd流經(jīng)電源配線3的電阻成分時所產(chǎn)生的電壓，vpc為浪涌電流iesd流經(jīng)靜電保護(hù)電路10時所產(chǎn)生的電壓。

另外，在圖2中圖示了由于靜電的放電等而使負(fù)電荷被施加于信號端子p3，另一方面，電源端子p1被接地的情況下的放電路徑。由于靜電的放電等，浪涌電流iesd在電源配線3、靜電保護(hù)電路10、電源配線4以及二極管2的路徑上流通。

在放電動作中，如果與被施加反向電壓的二極管1并聯(lián)連接的晶體管qp20的源極-漏極間電壓小于致使晶體管qp20損壞的擊穿電壓vdmg，則靜電保護(hù)電路10能夠保護(hù)內(nèi)部電路20。因此，需要滿足下式(2)。

vf+vw+vpc＜vdmg…(2)

在此，vf為二極管2的正向電壓，vw為浪涌電流iesd流經(jīng)電源配線4的電阻成分時所產(chǎn)生的電壓，vpc為浪涌電流iesd流經(jīng)靜電保護(hù)電路10時所產(chǎn)生的電壓。

由式(1)以及式(2)可知，在圖1所示的情況和圖2所示的情況下，用于保護(hù)內(nèi)部電路20的條件能夠由相同的數(shù)學(xué)式表示。即，在放電路徑上的器件中產(chǎn)生的電壓的總和小于致使內(nèi)部電路20的元件損壞的擊穿電壓vdmg這一點(diǎn)成為用于保護(hù)內(nèi)部電路20的條件。通過設(shè)置這樣的靜電保護(hù)電路10，從而能夠在各種半導(dǎo)體集成電路裝置中防止由靜電的放電等導(dǎo)致的內(nèi)部電路20的損壞。

第一實(shí)施方式

圖3為表示本發(fā)明的第一實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。如圖3所示，第一實(shí)施方式所涉及的靜電保護(hù)電路包括被串聯(lián)連接于節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間的多個電路模塊(例如，放電電路或箝位電路)。通過將多個電路模塊串聯(lián)連接，從而能夠?qū)⒈３蛛妷涸O(shè)定為較高。

多個電路模塊內(nèi)的至少一個電路模塊包括晶閘管。另外，當(dāng)在通常動作時節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位時，多個電路模塊內(nèi)不包括晶閘管的其他的電路模塊的兩端間的電壓變?yōu)樾∮诰чl管的陽極與陰極之間的電壓。

在圖3中，作為一個示例而圖示了被串聯(lián)連接于節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間的三個電路模塊11～13。在此，電路模塊13包括晶閘管，并且電路模塊11以及電路模塊12相當(dāng)于不包括晶閘管的其他的電路模塊。圖3所示的是一個示例，電路模塊的數(shù)量或連接順序是任意的。例如，也可以從節(jié)點(diǎn)n1側(cè)起，按照電路模塊11、電路模塊13、電路模塊12的順序來連接這些電路模塊。

電路模塊11包括npn雙極型晶體管qc11、電阻元件r11、齊納二極管zd11。晶體管qc11具有與電路模塊11的一端(節(jié)點(diǎn)n1)連接的集電極和與電路模塊11的另一端(節(jié)點(diǎn)n3)連接的發(fā)射極。

電阻元件r11被連接于晶體管qc11的基極與發(fā)射極之間。齊納二極管zd11被連接于晶體管qc11的集電極與基極之間，并具有與晶體管qc11的集電極連接的陰極和與晶體管qc11的基極連接的陽極。

當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且電路模塊11的兩端間的電壓達(dá)到擊穿電壓(電路模塊11的觸發(fā)電壓)時，齊納二極管zd11使電流流通于電阻元件r11或晶體管qc11的基極。即，當(dāng)電流流通于電阻元件r11并且晶體管qc11的基極-發(fā)射極間電壓成為閾值電壓以上時，電流也流通于晶體管qc11的基極。當(dāng)電流流通于晶體管qc11的基極時，晶體管qc11將成為導(dǎo)通狀態(tài)，從而使電流從節(jié)點(diǎn)n1流向節(jié)點(diǎn)n3，因此節(jié)點(diǎn)n1與節(jié)點(diǎn)n3之間的電壓被箝位。在本申請中，將電路模塊11這樣的結(jié)構(gòu)稱為齊納觸發(fā)雙極型晶體管。

同樣，電路模塊12包括npn雙極型晶體管qc12、電阻元件r12、齊納二極管zd12。晶體管qc12具有與電路模塊12的一端(節(jié)點(diǎn)n3)連接的集電極和與電路模塊12的另一端(節(jié)點(diǎn)n4)連接的發(fā)射極。

電阻元件r12被連接于晶體管qc12的基極與發(fā)射極之間。齊納二極管zd12被連接于晶體管qc12的集電極與基極之間，并具有與晶體管qc12的集電極連接的陰極和與晶體管qc12的基極連接的陽極。

當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且電路模塊12的兩端間的電壓達(dá)到擊穿電壓(電路模塊12的觸發(fā)電壓)時，齊納二極管zd12使電流流通于電阻元件r12或晶體管qc12的基極。即，當(dāng)電流流通于電阻元件r12并且晶體管qc12的基極-發(fā)射極間電壓成為閾值電壓以上時，電流也流通于晶體管qc12的基極。當(dāng)電流流通于晶體管qc12的基極時，晶體管qc12將成為導(dǎo)通狀態(tài)，從而使電流從節(jié)點(diǎn)n3流向節(jié)點(diǎn)n4，因此節(jié)點(diǎn)n3與節(jié)點(diǎn)n4之間的電壓被箝位。

如此，通過采用由齊納二極管zd11或zd12以及電阻元件r11或r12對流通于雙極型晶體管qc11或qc12的基極的電流進(jìn)行控制的結(jié)構(gòu)，從而能夠?qū)﹄娐纺K11或12中的觸發(fā)電壓與保持電壓之間的關(guān)系進(jìn)行調(diào)節(jié)。

電路模塊13包括晶閘管th13、電阻元件r13a及r13b。晶閘管th13由pnp雙極型晶體管qa13和npn雙極型晶體管qc13構(gòu)成。在此，晶體管qa13的發(fā)射極相當(dāng)于晶閘管th13的陽極，晶體管qc13的發(fā)射極相當(dāng)于晶閘管th13的陰極。另外，晶體管qa13的基極相當(dāng)于晶閘管th13的n柵極，晶體管qc13的基極相當(dāng)于晶閘管th13的p柵極。

晶體管qa13的發(fā)射極與電路模塊13的一端(節(jié)點(diǎn)n4)連接，集電極經(jīng)由電阻元件r13b而與電路模塊13的另一端(節(jié)點(diǎn)n2)連接，基極經(jīng)由電阻元件r13a而與電路模塊13的一端(節(jié)點(diǎn)n4)連接。另外，晶體管qc13的集電極與晶體管qa13的基極連接，發(fā)射極與電路模塊13的另一端(節(jié)點(diǎn)n2)連接，基極與晶體管qa13的集電極連接。

而且，二極管d13被連接于節(jié)點(diǎn)n1與晶體管qc13的基極(晶閘管th13的p柵極)之間。二極管d13具有與節(jié)點(diǎn)n1連接的陰極和與晶體管qc13的基極連接的陽極。當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且陰極與陽極之間的電壓達(dá)到擊穿電壓時，二極管d13使電流流通于電路模塊13。即，當(dāng)電流流通于電阻元件r13b并且晶體管qc13的基極-發(fā)射極間電壓成為閾值電壓以上時，電流也流通于晶體管qc13的基極。能夠通過以此方式被連接的二極管d13而對靜電保護(hù)電路的觸發(fā)電壓進(jìn)行設(shè)定。此外，作為二極管d13，也可以使用齊納二極管。

當(dāng)電流流通于晶體管qc13的基極時，晶體管qc13將成為導(dǎo)通狀態(tài)從而使電流從節(jié)點(diǎn)n4流向節(jié)點(diǎn)n2。另外，當(dāng)在電阻元件r13a的兩端間產(chǎn)生電位差，并且晶體管qa13的發(fā)射極-基極間電壓成為閾值電壓以上時，晶體管qa13將成為導(dǎo)通狀態(tài)。通過以上的動作，從而使節(jié)點(diǎn)n4與節(jié)點(diǎn)n2之間的電壓被箝位。

晶體管qc11及qc12既可以為橫向雙極型晶體管，也可以為被形成于p型半導(dǎo)體基板(例如，硅基板)內(nèi)的p阱中，并向p型半導(dǎo)體基板以及節(jié)點(diǎn)n2供給低電位側(cè)的電源電位vss的晶體管。在該情況下，為了使晶體管qc11以及qc12的發(fā)射極與節(jié)點(diǎn)n2電分離，而使用了三阱結(jié)構(gòu)。三阱結(jié)構(gòu)是指，例如，通過在p型半導(dǎo)體基板內(nèi)形成n型的埋入擴(kuò)散層并且在其上形成p阱而構(gòu)成的三層結(jié)構(gòu)。

在p阱內(nèi)形成有成為npn雙極型晶體管的集電極的n型的雜質(zhì)擴(kuò)散區(qū)域、成為npn雙極型晶體管的發(fā)射極的n型的雜質(zhì)擴(kuò)散區(qū)域和用于向p阱施加電位的p型的雜質(zhì)擴(kuò)散區(qū)域。另外，齊納二極管也被形成于p阱內(nèi)。通過p阱的電阻成分，從而構(gòu)成了被連接于npn雙極型晶體管的基極與發(fā)射極之間的電阻元件。

圖4為表示圖3所示的晶閘管的布局示例的圖。圖4(a)為俯視圖，圖4(b)為圖4(a)所示的ⅳb-ⅳb處的剖視圖。如圖4所示，在p型半導(dǎo)體基板(例如，硅基板)100內(nèi)形成有n阱110以及p阱120。

在n阱110內(nèi)形成有n⁺雜質(zhì)擴(kuò)散區(qū)域131以及p⁺雜質(zhì)擴(kuò)散區(qū)域132。n阱110以及n⁺雜質(zhì)擴(kuò)散區(qū)域131相當(dāng)于晶體管qa13的基極，即圖3所示的晶閘管th13的n柵極，并且相當(dāng)于晶體管qc13的集電極。另外，p⁺雜質(zhì)擴(kuò)散區(qū)域132相當(dāng)于晶體管qa13的發(fā)射極，即圖3所示的晶閘管th13的陽極。

在p阱120內(nèi)形成有n⁺雜質(zhì)擴(kuò)散區(qū)域133以及p⁺雜質(zhì)擴(kuò)散區(qū)域134。p阱120以及p⁺雜質(zhì)擴(kuò)散區(qū)域134相當(dāng)于晶體管qc13的基極，即圖3所示的晶閘管th13的p柵極，并且相當(dāng)于晶體管qa13的集電極。n⁺雜質(zhì)擴(kuò)散區(qū)域133相當(dāng)于晶體管qc13的發(fā)射極，即圖3所示的晶閘管th13的陰極。

在雜質(zhì)擴(kuò)散區(qū)域131～134上電連接有各自的觸點(diǎn)141～144。在雜質(zhì)擴(kuò)散區(qū)域131～134中，包括觸點(diǎn)141～144所接觸的部分在內(nèi)的區(qū)域131a～134a可以被硅化。

構(gòu)成圖3所示的晶閘管th13的晶體管qc13以及qa13的基極間的pn結(jié)為p阱120和n阱110，它們的雜質(zhì)濃度較低。因此，晶閘管th13的耐壓與半導(dǎo)體集成電路裝置的內(nèi)部電路20(圖1或圖2)中所使用的器件(被保護(hù)電路)的耐壓相比足夠高，另外，晶閘管th13的漏電流與被保護(hù)電路的漏電流相比足夠小。

圖5為表示使用了圖3所示的晶閘管以及二極管的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。如圖5所示，電路模塊13被連接于節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間。另外，二極管d13的陰極與節(jié)點(diǎn)n1連接。因此，電路模塊13的觸發(fā)電壓通過二極管d13的擊穿電壓而被設(shè)定。

圖6為表示圖5所示的靜電保護(hù)電路的i-v特性的示例的圖。在圖6中，橫軸表示電壓(v)，縱軸表示電流(a)。當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且電路模塊13的兩端間的電壓達(dá)到觸發(fā)電壓時，二極管d13將成為導(dǎo)通狀態(tài)，從而使電流從節(jié)點(diǎn)n1流向節(jié)點(diǎn)n2。由此，節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間的電壓被箝位。在圖6中，電路模塊13的觸發(fā)電壓被設(shè)定為動作最大電壓以上。

圖7為表示圖3所示的靜電保護(hù)電路的i-v特性的示例的圖。在圖7中，橫軸表示電壓(v)，縱軸表示電流(a)。如圖7所示，圖3所示的靜電保護(hù)電路的兩端間電壓成為將電路模塊11的兩端間電壓v11以及電路模塊12的兩端間電壓v12加上電路模塊13的兩端間電壓v13而得到的電壓。在圖7中，靜電保護(hù)電路的觸發(fā)電壓以及保持電壓被設(shè)定為動作最大電壓以上。由于靜電保護(hù)電路的觸發(fā)電壓通過二極管d13的擊穿電壓而被設(shè)定，因此無需設(shè)置電路面積較大的rc計時器。

另外，由于在電路模塊11及12的齊納二極管zd11及zd12的pn結(jié)處，p型的雜質(zhì)擴(kuò)散區(qū)域以及n型的雜質(zhì)擴(kuò)散區(qū)域雙方的雜質(zhì)濃度較高，因此與晶閘管th13相比漏電流較大。因此，電路模塊11及12的齊納觸發(fā)雙極型晶體管的漏電流例如在晶閘管th13的漏電流的5倍以上，更加優(yōu)選為，在晶閘管th13的漏電流的10倍以上。

以下，作為一個示例而對如下情況進(jìn)行說明，即，向電路模塊11～13施加了相同的電壓的情況下，電路模塊11及12各自的漏電流與電路模塊13的漏電流相比大10倍的情況。并且，為了便于說明而假定漏電流相對于電源電壓為線性的情況。

圖8為表示圖3所示的靜電保護(hù)電路的通常動作下的等效電路的電路圖。在圖8中，電阻r1表示被串聯(lián)連接的電路模塊11及12的齊納觸發(fā)雙極型晶體管，并具有電阻值r。另外，電阻r2表示電路模塊13的晶閘管th13等，并具有電阻值10r。

圖9為表示圖8所示的等效電路的i-v特性的示例的圖。在圖9中，橫軸表示被施加于電阻r2的兩端的電壓(v)，縱軸表示流通于電阻r1或r2中的漏電流(任意單位)。另外，實(shí)線表示電阻r2的特性，虛線表示電阻r1的特性。被施加于串聯(lián)連接的電阻r1及r2上的電壓的總計為固定值(動作最大電壓)。

在圖9中，在16v的電壓被施加于電阻r1的兩端間時，流通的漏電流為10，在16v的電壓被施加于電阻r2的兩端間時，流通的漏電流為1。由于電阻r1及r2被串聯(lián)連接，因此，根據(jù)流通于電阻r1中的電流與流通于電阻r2中的電流相等這一條件，以○標(biāo)記所示的點(diǎn)成為動作點(diǎn)。

在此，由于被施加于電阻r1，即被串聯(lián)連接的電路模塊11及12的齊納觸發(fā)雙極型晶體管上的電壓成為動作最大電壓的10分之1以下的電壓，因此被施加于各個齊納觸發(fā)雙極型晶體管的集電極-發(fā)射極間的電壓成為與各自的動作最大電壓相比足夠低的電壓。因此，即使不對齊納觸發(fā)雙極型晶體管設(shè)置限壓器，在通常動作下，過電壓也不會施加于齊納觸發(fā)雙極型晶體管上，從而齊納觸發(fā)雙極型晶體管不至于產(chǎn)生特性的劣化或損壞。

另外，齊納觸發(fā)雙極型晶體管與晶閘管th13相比漏電流較大。因此，在通常動作時被施加于電路模塊11～13上的電壓的比率通過流通于電路模塊11～13中的漏電流而被確定。由此，能夠在不于電路模塊11～13上并聯(lián)連接電阻元件的條件下，高精度地防止電源剛接通之后的被保護(hù)電路的損壞，并且防止長時間的通常動作下的保護(hù)器件的損壞或劣化。

在第一實(shí)施方式中，對在電路模塊11以及12中使用齊納觸發(fā)雙極型晶體管的情況進(jìn)行了說明，但除了齊納觸發(fā)雙極型晶體管以外，還能夠使用各種各樣的器件。另外，在電路模塊11以及12中，可以使用不同的器件。

第二實(shí)施方式

圖10為表示在本發(fā)明的第二實(shí)施方式中所使用的電路模塊的結(jié)構(gòu)例的電路圖。在第二實(shí)施方式中，在圖3所示的第一實(shí)施方式所涉及的靜電保護(hù)電路上，代替電路模塊11或12而設(shè)置有圖10(a)～圖10(d)所示的電路模塊14a～14d中的任意一個電路模塊。關(guān)于其他點(diǎn)，第二實(shí)施方式可以與第一實(shí)施方式相同。

如圖10(a)所示，電路模塊14a包括柵極被連接于源極上的n溝道m(xù)os晶體管qn14。晶體管qn14具有與電路模塊14a的一端(節(jié)點(diǎn)na)連接的漏極和與電路模塊14a的另一端(節(jié)點(diǎn)nb)連接的源極以及柵極，當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且電路模塊14a的兩端間的電壓達(dá)到擊穿電壓時，晶體管qn14會使放電電流流通。在將晶體管qn14的源極以及背柵極(p阱)與節(jié)點(diǎn)n2電分離的情況下，為了形成晶體管qn14而使用了三阱結(jié)構(gòu)。

如圖10(b)所示，電路模塊14b包括柵極被連接于源極上的p溝道m(xù)os晶體管qp14。晶體管qp14具有與電路模塊14b的一端(節(jié)點(diǎn)na)連接的源極以及柵極和與電路模塊14b的另一端(節(jié)點(diǎn)nb)連接的漏極，當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且電路模塊14b的兩端間的電壓達(dá)到擊穿電壓時，晶體管qp14會使放電電流流通。在使用p溝道m(xù)os晶體管的情況下，由于只需在被設(shè)置于p型半導(dǎo)體基板內(nèi)的n阱中形成p溝道m(xù)os晶體管即可，因此無需使用三阱結(jié)構(gòu)，使用雙阱結(jié)構(gòu)便能夠形成p溝道m(xù)os晶體管。

如圖10(c)所示，電路模塊14c包括npn雙極型晶體管qc14和電阻元件r14。晶體管qc14具有與電路模塊14c的一端(節(jié)點(diǎn)na)連接的集電極和與電路模塊14c的另一端(節(jié)點(diǎn)nb)連接的發(fā)射極。另外，電阻元件r14被連接于晶體管qc14的基極與發(fā)射極之間。在節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且電路模塊14c的兩端間的電壓達(dá)到擊穿電壓時，晶體管qc14會使放電電流流通。

如圖10(d)所示，電路模塊14d包括pnp雙極型晶體管qa14和電阻元件r14。晶體管qa14具有與電路模塊14d的一端(節(jié)點(diǎn)na)連接的發(fā)射極和與電路模塊14d的另一端(節(jié)點(diǎn)nb)連接的集電極。另外，電阻元件r14被連接于晶體管qa14的基極與發(fā)射極之間。在節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且電路模塊14d的兩端間的電壓達(dá)到擊穿電壓時，晶體管qa14會使放電電流流通。

圖11為表示圖10(a)所示的n溝道m(xù)os晶體管的第一布局示例的圖。圖11(a)為俯視圖，圖11(b)為圖11(a)所示的?b-?b處的剖視圖。

如圖11所示，在p阱30內(nèi)形成有成為n溝道m(xù)os晶體管的漏極的n⁺雜質(zhì)擴(kuò)散區(qū)域32、成為源極的n⁺雜質(zhì)擴(kuò)散區(qū)域33及34和用于向p阱30施加電位的p⁺雜質(zhì)擴(kuò)散區(qū)域35。另外，在p阱30上，隔著柵極絕緣膜(未圖示)而形成有多晶硅等的柵電極36及37。雖然在圖11中圖示了兩個柵電極36及37，但也可以設(shè)置三個以上的柵電極。

在雜質(zhì)擴(kuò)散區(qū)域32～35上電連接有各自的觸點(diǎn)42～45。在成為n溝道m(xù)os晶體管的漏極以及源極的n⁺雜質(zhì)擴(kuò)散區(qū)域32～34中，包括觸點(diǎn)42～44所接觸的部分在內(nèi)的預(yù)定的區(qū)域32a～34a被硅化，而其他的區(qū)域38未被硅化。另外，在p⁺雜質(zhì)擴(kuò)散區(qū)域35中，包括觸點(diǎn)45所接觸的部分在內(nèi)的區(qū)域35a被硅化。

已知在晶體管等放電元件的雜質(zhì)擴(kuò)散區(qū)域上存在硅化物層的情況下，該放電元件會被非常低的施加電壓損壞。在分層分析結(jié)果中，認(rèn)為損壞原因在于，由于在損壞的mos晶體管的柵電極附近存在有凹口狀的電流流過的痕跡，因此在此處產(chǎn)生了局部的電流集中。作為容易產(chǎn)生局部的電流集中的理由，可列舉出由于硅化(silicide)技術(shù)而引起的雜質(zhì)擴(kuò)散區(qū)域的低電阻化。

例如，在向n溝道m(xù)os晶體管施加反向電壓的情況下，從襯墊(端子)注入的電荷從漏極上的觸點(diǎn)被注入至n⁺雜質(zhì)擴(kuò)散區(qū)域中，并在n⁺雜質(zhì)擴(kuò)散區(qū)域與p阱(溝道區(qū)域)的結(jié)處引起雪崩擊穿(電子雪崩)。而且，通過流出至溝道區(qū)域內(nèi)的電荷，從而在溝道電位與源極電位(基準(zhǔn)電位)之間產(chǎn)生使二極管的正向電流流通所需要的電位差，進(jìn)而由漏極-溝道-源極形成的寄生雙極型晶體管進(jìn)行工作，并以將施加電壓箝位的狀態(tài)而實(shí)施放電。

由于在作為放電元件的n溝道m(xù)os晶體管的雜質(zhì)擴(kuò)散區(qū)域上不存在硅化物層的情況下，雜質(zhì)擴(kuò)散區(qū)域的電阻率較大，因此從漏極上的觸點(diǎn)朝向柵電極，不會集中于一點(diǎn)而是進(jìn)行均勻的放電，從而放電元件不易被損壞。因此，在本實(shí)施方式中，如圖11所示，在成為n溝道m(xù)os晶體管的漏極及源極的n⁺雜質(zhì)擴(kuò)散區(qū)域32～34中設(shè)置有未被硅化的區(qū)域38。由此，能夠增大靜電保護(hù)電路的擊穿電流，從而提高靜電耐量。

圖12為表示圖10(a)所示的n溝道m(xù)os晶體管的第二布局示例的圖。圖12(a)為俯視圖，圖12(b)為圖12(a)所示的?b-?b處的剖視圖。在第二布局示例中，圖11所示的第一布局示例中的漏極和源極的位置變?yōu)橄喾础?/p>

如圖12所示，在p阱30內(nèi)形成有成為n溝道m(xù)os晶體管的漏極的n⁺雜質(zhì)擴(kuò)散區(qū)域31及32、成為源極的n⁺雜質(zhì)擴(kuò)散區(qū)域33、用于向p阱30施加電位的p⁺雜質(zhì)擴(kuò)散區(qū)域35。另外，在p阱30上，隔著柵極絕緣膜(未圖示)而形成有多晶硅等的柵電極36及37。

在雜質(zhì)擴(kuò)散區(qū)域31～33及35上電連接有各自的觸點(diǎn)41～43及45。在成為n溝道m(xù)os晶體管的漏極以及源極的n⁺雜質(zhì)擴(kuò)散區(qū)域31～33中，包括觸點(diǎn)41～43所接觸的部分在內(nèi)的預(yù)定的區(qū)域31a～33a被硅化，而其他的區(qū)域38未被硅化。當(dāng)如第二布局示例那樣，將漏極配置于外側(cè)時，被形成于p阱與漏極之間的二極管也成為放電路徑，并作用于n溝道m(xù)os晶體管的導(dǎo)通電阻下降的方向上。

圖13為表示圖10(c)所示的npn雙極型晶體管的布局示例的圖。圖13(a)為俯視圖，圖13(b)為圖13(a)所示的xiiib-xiiib處的剖視圖。

如圖13所示，在成為npn雙極型晶體管的基極的p阱50內(nèi)形成有成為集電極的n⁺雜質(zhì)擴(kuò)散區(qū)域51、成為發(fā)射極的n⁺雜質(zhì)擴(kuò)散區(qū)域52及53、用于向p阱50施加電位的p⁺雜質(zhì)擴(kuò)散區(qū)域54。另外，通過p阱50的電阻成分，從而構(gòu)成了被連接于npn雙極型晶體管的基極與發(fā)射極之間的電阻元件。

在雜質(zhì)擴(kuò)散區(qū)域51～54上電連接有各自的觸點(diǎn)61～64。在成為npn雙極型晶體管的集電極的n⁺雜質(zhì)擴(kuò)散區(qū)域51中，包括觸點(diǎn)61所接觸的部分在內(nèi)的預(yù)定的區(qū)域51a被硅化，而其他的區(qū)域55未被硅化。

另外，在成為npn雙極型晶體管的發(fā)射極的n⁺雜質(zhì)擴(kuò)散區(qū)域52及53中，包括觸點(diǎn)62及63所接觸的部分在內(nèi)的區(qū)域52a及53a被硅化，在p⁺雜質(zhì)擴(kuò)散區(qū)域54中，包括觸點(diǎn)64所接觸的部分在內(nèi)的區(qū)域54a被硅化。

由于在作為放電元件的npn雙極型晶體管的雜質(zhì)擴(kuò)散區(qū)域上不存在硅化物層的情況下，雜質(zhì)擴(kuò)散區(qū)域的電阻值較大，因此從集電極上的觸點(diǎn)朝向發(fā)射極，不會集中于一點(diǎn)而是進(jìn)行均勻的放電，從而放電元件不易被損壞。

因此，在本實(shí)施方式中，如圖13所示，在成為npn雙極型晶體管的集電極的n⁺雜質(zhì)擴(kuò)散區(qū)域51中，設(shè)置有未被硅化的區(qū)域55。由此，能夠增大靜電保護(hù)電路的擊穿電流，從而提高靜電耐量。

在第二實(shí)施方式中，也使用與圖3所示的電路模塊13的晶閘管th13相比漏電流較大的晶體管。因此，當(dāng)在通常動作時節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位時，圖10所示的電路模塊14a～14d各自的兩端間電壓小于晶閘管th13的陽極與陰極之間的電壓。

第三實(shí)施方式

圖14為表示本發(fā)明的第三實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。在第三實(shí)施方式中，在圖3所示的第一實(shí)施方式所涉及的靜電保護(hù)電路中，代替電路模塊11及12而設(shè)置有電路模塊15及16。關(guān)于其他點(diǎn)，第三實(shí)施方式可以與第一實(shí)施方式相同。

如圖14所示，第三實(shí)施方式所涉及的靜電保護(hù)電路包括被串聯(lián)連接于節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間的電路模塊15、16及13。圖14所示的是一個示例，電路模塊的數(shù)量或連接順序是任意的。

電路模塊15包括柵極被連接于漏極上的n溝道m(xù)os晶體管qn15。晶體管qn15具有與電路模塊15的一端(節(jié)點(diǎn)n1)連接的漏極以及柵極和與電路模塊15的另一端(節(jié)點(diǎn)n3)連接的源極，當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且電路模塊15的兩端間的電壓達(dá)到閾值電壓時，晶體管qn15會使放電電流流通。

同樣，電路模塊16包括柵極被連接于漏極上的n溝道m(xù)os晶體管qn16。晶體管qn16具有與電路模塊16的一端(節(jié)點(diǎn)n3)連接的漏極以及柵極和與電路模塊16的另一端(節(jié)點(diǎn)n4)連接的源極，當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且電路模塊14的兩端間的電壓達(dá)到閾值電壓時，晶體管qn16會使放電電流流通。

在使晶體管qn15或qn16的源極以及背柵極(p阱)與節(jié)點(diǎn)n2電分離的情況下，為了形成晶體管qn15或qn16而使用了三阱結(jié)構(gòu)。

由于晶體管qn15及qn16被連接成，當(dāng)向各電路模塊15及16施加閾值電壓以上的電壓時始終成為導(dǎo)通狀態(tài)，因此，各個晶體管的漏極-源極間的電壓成為與各自的動作最大電壓相比足夠低的電壓。因此，在通常動作中，晶體管qn15及qn16不至于產(chǎn)生特性的劣化或損壞。

另外，由于晶體管qn15及qn16被連接成，當(dāng)向各電路模塊15以及16施加閾值電壓以上的電壓時始終成為導(dǎo)通狀態(tài)，因此，在通常動作時被施加于電路模塊15、16及13上的電壓的比率通過流通于電路模塊15、16及13中的電流而被確定。由此，能夠在不于電路模塊15、16及13上并聯(lián)連接電阻元件的條件下，高精度地防止電源剛接通后的被保護(hù)電路的損壞，并且，防止長時間的通常動作下的保護(hù)器件的損壞或劣化。

圖15為表示在本發(fā)明的第三實(shí)施方式的改變例中所使用的電路模塊的圖。在圖14所示的第三實(shí)施方式所涉及的靜電保護(hù)電路中，代替電路模塊15或16而設(shè)置圖15(a)及圖15(b)所示的電路模塊15a及15b中的任意一個電路模塊。

電路模塊15a包括被連接于節(jié)點(diǎn)na與節(jié)點(diǎn)nb之間的晶體管qn15。晶體管qn15的柵極被設(shè)為開路狀態(tài)。在通常動作時，漏電流從晶體管qn15的漏極流向源極。另外，當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且電路模塊15a的兩端間的電壓達(dá)到擊穿電壓時，晶體管qn15會使放電電流流通。

電路模塊15b包括被串聯(lián)連接于節(jié)點(diǎn)na與節(jié)點(diǎn)nb之間的晶體管qn15及qn16。晶體管qn15及qn16的柵極可以被設(shè)為開路狀態(tài)，或者，也可以被連接于漏極上。晶體管qn15以及qn16被形成于同一p阱中。

圖16為表示圖15(b)所示的n溝道m(xù)os晶體管的第一布局示例的圖。圖16(a)為俯視圖，圖16(b)為圖16(a)所示的xvib-xvib處的剖視圖。

在第一布局示例中，在設(shè)置有被串聯(lián)連接的多個n溝道m(xù)os晶體管的情況下，將這些晶體管內(nèi)被施加最高的電位的n溝道m(xù)os晶體管的柵極的兩側(cè)的n⁺雜質(zhì)擴(kuò)散區(qū)域的部分設(shè)為未硅化的區(qū)域。另一方面，在設(shè)置有被串聯(lián)連接的多個p溝道m(xù)os晶體管的情況下，將這些晶體管內(nèi)被施加最低電位的p溝道m(xù)os晶體管的柵極的兩側(cè)的p⁺雜質(zhì)擴(kuò)散區(qū)域的部分設(shè)為未硅化的區(qū)域。

如圖16所示，在p阱70內(nèi)形成有成為晶體管qn15的漏極的n⁺雜質(zhì)擴(kuò)散區(qū)域71、成為晶體管qn15的源極以及晶體管qn16的漏極的n⁺雜質(zhì)擴(kuò)散區(qū)域72及73。另外，形成有成為晶體管qn16的源極的n⁺雜質(zhì)擴(kuò)散區(qū)域74及75和向p阱70施加電位的p⁺雜質(zhì)擴(kuò)散區(qū)域76。而且，在p阱70上，隔著柵極絕緣膜(未圖示)而形成有晶體管qn15的柵電極81及82和晶體管qn16的柵電極83及84。

在雜質(zhì)擴(kuò)散區(qū)域71及74～76上電連接有各自的觸點(diǎn)91及94～96。在成為n溝道m(xù)os晶體管的漏極以及源極的n⁺雜質(zhì)擴(kuò)散區(qū)域71～75中，包括觸點(diǎn)91、94及95所接觸的部分在內(nèi)的預(yù)定的區(qū)域71a～75a被硅化，而其他的區(qū)域77未被硅化。另外，在p⁺雜質(zhì)擴(kuò)散區(qū)域76中，包括觸點(diǎn)96所接觸的部分在內(nèi)的區(qū)域76a被硅化。

在第一布局示例中，由于成為晶體管qn15的漏極以及源極的n⁺雜質(zhì)擴(kuò)散區(qū)域71～73的電阻率較大，因此從晶體管qn15的漏極上的觸點(diǎn)91朝向柵極81及82，不會集中于一點(diǎn)而是進(jìn)行均勻的放電。由此，能夠增大靜電保護(hù)電路的擊穿電流，從而提高靜電耐量。

圖17為表示圖15(b)所示的n溝道m(xù)os晶體管的第二布局示例的圖。圖17(a)為俯視圖，圖17(b)為圖17(a)所示的xviib-xviib處的剖視圖。

在第二布局示例中，在設(shè)置有被串聯(lián)連接的多個n溝道m(xù)os晶體管的情況下，將全部的n溝道m(xù)os晶體管的柵極的兩側(cè)的n⁺雜質(zhì)擴(kuò)散區(qū)域的部分設(shè)為未硅化的區(qū)域。另一方面，在設(shè)置有被串聯(lián)連接的多個p溝道m(xù)os晶體管的情況下，將全部的p溝道m(xù)os晶體管的柵極的兩側(cè)的p⁺雜質(zhì)擴(kuò)散區(qū)域的部分設(shè)為未硅化的區(qū)域。關(guān)于其他點(diǎn)，第二布局示例可以與第一布局示例相同。

在雜質(zhì)擴(kuò)散區(qū)域71及74～76上電連接有各自的觸點(diǎn)91以及94～96。在成為n溝道m(xù)os晶體管的漏極以及源極的n⁺雜質(zhì)擴(kuò)散區(qū)域71～75中，包括觸點(diǎn)91以及94～95所接觸的部分在內(nèi)的預(yù)定的區(qū)域71a、74a及75a被硅化，而其他的區(qū)域77未被硅化。另外，在p⁺雜質(zhì)擴(kuò)散區(qū)域76中，包括觸點(diǎn)96所接觸的部分在內(nèi)的區(qū)域76a被硅化。

在第二布局示例中，由于成為晶體管qn15及qn16的漏極以及源極的n⁺雜質(zhì)擴(kuò)散區(qū)域71～75的電阻率較大，因此與第一布局示例相比保持電壓變高。

第四實(shí)施方式

圖18為表示本發(fā)明的第四實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。在第四實(shí)施方式中，在圖3所示的第一實(shí)施方式所涉及的靜電保護(hù)電路中，代替電路模塊11及12而設(shè)置有電路模塊17及18。關(guān)于其他點(diǎn)，第四實(shí)施方式可以與第一實(shí)施方式相同。

如圖18所示，第四實(shí)施方式所涉及的靜電保護(hù)電路包括被串聯(lián)連接于節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間的電路模塊17、18及13。圖18所示的是一個示例，電路模塊的數(shù)量或連接順序是任意的。

電路模塊17包括柵極被連接于源極上的耗盡型的n溝道m(xù)os晶體管qn17。晶體管qn17具有與電路模塊17的一端(節(jié)點(diǎn)n1)連接的漏極和與電路模塊17的另一端(節(jié)點(diǎn)n3)連接的源極以及柵極，當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且正電壓被施加于電路模塊17的兩端間時，晶體管qn17會使放電電流流通。

同樣，電路模塊18包括柵極被連接于源極上的耗盡型的n溝道m(xù)os晶體管qn18。晶體管qn18具有與電路模塊18的一端(節(jié)點(diǎn)n3)連接的漏極和與電路模塊18的另一端(節(jié)點(diǎn)n4)連接的源極以及柵極，當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且正電壓被施加于電路模塊18的兩端間時，晶體管qn18會使放電電流流通。

在晶體管qn17或qn18中，柵極也可以被設(shè)為開路狀態(tài)。另外，在設(shè)置有被串聯(lián)連接的多個n溝道m(xù)os晶體管的情況下，這些n溝道m(xù)os晶體管可以被形成于同一p阱中。這些n溝道m(xù)os晶體管的柵極可以被設(shè)為開路狀態(tài)，或者，也可以被連接于源極上。

由于當(dāng)向各電路模塊17及18施加正電壓時，耗盡型的晶體管qn17及qn18始終成為導(dǎo)通狀態(tài)，因此晶體管qn17及qn18的漏極-源極間的電壓成為與各自的動作最大電壓相比足夠低的電壓。因此，在通常動作中，晶體管qn17及qn18不至于產(chǎn)生特性的劣化或損壞。

另外，由于當(dāng)向各電路模塊17及18施加正電壓時，耗盡型的晶體管qn17及qn18始終成為導(dǎo)通狀態(tài)，因此在通常動作時被施加于電路模塊17、18及13上的電壓的比率通過流通于電路模塊17、18及13中的電流而確定。由此，能夠在不于電路模塊17、18及13上并聯(lián)連接電阻元件的條件下，高精度地防止電源剛接通后的被保護(hù)電路的損壞，并且，防止長時間的通常動作下的保護(hù)器件的損壞或劣化。

圖19為表示在本發(fā)明的第四實(shí)施方式的改變例中所使用的電路模塊的結(jié)構(gòu)例的電路圖。在第四實(shí)施方式的改變例中，在圖18所示的第四實(shí)施方式所涉及的靜電保護(hù)電路中，代替電路模塊17或18而使用圖19所示的電路模塊19。

電路模塊19包括柵極被連接于源極上的耗盡型的p溝道m(xù)os晶體管qp19。晶體管qp19具有與電路模塊19的一端(節(jié)點(diǎn)na)連接的源極以及柵極和與電路模塊19的另一端(節(jié)點(diǎn)nb)連接的漏極，當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且正電壓被施加于電路模塊19的兩端間時，晶體管qp19會使放電電流流通。

在晶體管qp19中，柵極也可以被設(shè)為開路狀態(tài)。另外，在設(shè)置有被串聯(lián)連接的多個p溝道m(xù)os晶體管的情況下，這些p溝道m(xù)os晶體管可以被形成于同一n阱中。這些p溝道m(xù)os晶體管的柵極可以被設(shè)為開路狀態(tài)，或者，也可以被連接于源極上。

由于耗盡型的晶體管qp19在正電壓被施加于電路模塊19的兩端間時始終成為導(dǎo)通狀態(tài)，因此晶體管qp19的源極-漏極間的電壓成為與晶體管qp19的動作最大電壓相比足夠低的電壓。因此，在通常動作中，晶體管qp19不至于產(chǎn)生特性的劣化或損壞。

另外，由于耗盡型的晶體管qp19在正電壓被施加于電路模塊19的兩端間時始終成為導(dǎo)通狀態(tài)，因此在通常動作時被施加于多個電路模塊上的電壓的比率通過流通于這些電路模塊中的電流而被確定。由此，能夠在不于這些電路模塊上并聯(lián)連接電阻元件的情況下，高精度地防止電源剛接通后的被保護(hù)電路的損壞，并且防止長時間的通常動作下的保護(hù)器件的損壞或劣化。

第五實(shí)施方式

圖20為表示在本發(fā)明的第五實(shí)施方式中所使用的電路模塊的結(jié)構(gòu)例的電路圖。第五實(shí)施方式所涉及的靜電保護(hù)電路為，在圖3所示的第一實(shí)施方式所涉及的靜電保護(hù)電路中對電路模塊11～13的連接順序進(jìn)行變更，并且對二極管d13的連接對象進(jìn)行變更后的電路。關(guān)于其他點(diǎn)，第五實(shí)施方式可以與第一實(shí)施方式相同。

二極管d13被連接于晶體管qa13的基極(晶閘管th13的n柵極)與節(jié)點(diǎn)n2之間，并具有與晶體管qa13的基極連接的陰極和與節(jié)點(diǎn)n2連接的陽極。當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且陰極與陽極之間的電壓達(dá)到擊穿電壓時，二極管d13會使電流流通于電路模塊13中。即，在電流流通于電阻元件r13a中并且晶體管qa13的發(fā)射極-基極間電壓成為閾值電壓以上時，電流也流通于晶體管qa13的基極。

當(dāng)電流流通于晶體管qa13的基極時，晶體管qa13將成為導(dǎo)通狀態(tài)，從而電流從節(jié)點(diǎn)n1流向節(jié)點(diǎn)n3。另外，當(dāng)在電阻元件r13b的兩端間產(chǎn)生電位差，并且晶體管qc13的基極-發(fā)射極間電壓成為閾值電壓以上時，晶體管qc13將成為導(dǎo)通狀態(tài)。通過以上的動作，從而節(jié)點(diǎn)n1與節(jié)點(diǎn)n3之間的電壓被箝位。

圖20所示的靜電保護(hù)電路的保持電壓成為電路模塊11～13的保持電壓之和。另外，觸發(fā)電壓能夠通過二極管d13的擊穿電壓而進(jìn)行設(shè)定。

圖21為表示圖20所示的晶閘管的布局示例的圖。圖21(a)為俯視圖，圖21(b)為圖21(a)所示的xxib-xxib處的剖視圖。如圖21所示，在p型半導(dǎo)體基板(例如，硅基板)100內(nèi)形成有n阱110以及p阱121，而且，在n阱110內(nèi)形成有p阱120，從而構(gòu)成了三阱結(jié)構(gòu)。關(guān)于其他點(diǎn)，圖21所示的布局示例可以與圖4所示的布局示例相同。通過使用三阱結(jié)構(gòu)，從而能夠?qū)⒕w管qc13的發(fā)射極與p型半導(dǎo)體基板100的電位電分離。

根據(jù)本實(shí)施方式，也能夠?qū)崿F(xiàn)與第一實(shí)施方式相同的效果。而且，作為二極管d13，能夠使用由p阱121和n⁺雜質(zhì)擴(kuò)散區(qū)域構(gòu)成的二極管。另外，能夠按照二極管d13的擊穿電壓的特性來確定電路結(jié)構(gòu)。

第六實(shí)施方式

圖22為表示本發(fā)明的第六實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。第六實(shí)施方式所涉及的靜電保護(hù)電路為，在圖20所示的第五實(shí)施方式所涉及的靜電保護(hù)電路中對電路模塊11～13的連接順序進(jìn)行變更，并且增加了圖14所示的電路模塊15的電路。關(guān)于其他點(diǎn)，第六實(shí)施方式可以與第五實(shí)施方式相同。

如圖22所示，第六實(shí)施方式所涉及的靜電保護(hù)電路包括被串聯(lián)連接于節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間的電路模塊11、13、15及12。圖22所示的是一個示例，電路模塊的數(shù)量或連接順序是任意的。圖22所示的靜電保護(hù)電路的保持電壓成為電路模塊11、13、15及12的保持電壓之和。另外，觸發(fā)電壓成為電路模塊11的觸發(fā)電壓與二極管d13的擊穿電壓之和。

雖然在圖22中，二極管d13被連接于晶體管qa13的基極(晶閘管th13的n柵極)與節(jié)點(diǎn)n2之間，但是二極管d13也可以被連接于晶體管qa13的基極與節(jié)點(diǎn)n5之間。在該情況下，靜電保護(hù)電路的觸發(fā)電壓成為電路模塊11的觸發(fā)電壓、電路模塊12的觸發(fā)電壓與二極管d13的擊穿電壓之和。因此，能夠通過二極管d13的擊穿電壓與幾個器件的觸發(fā)電壓之和來設(shè)定靜電保護(hù)電路的觸發(fā)電壓。

如此，通過考慮各個器件的觸發(fā)電壓以及保持電壓而進(jìn)行組合，從而能夠比較任意地設(shè)定靜電保護(hù)電路的觸發(fā)電壓以及保持電壓。而且，在作為器件而使用了齊納觸發(fā)雙極型晶體管或齊納觸發(fā)晶閘管的情況下，由于能夠通過離子摻雜而任意地設(shè)定齊納二極管的擊穿電壓，因此能夠更加細(xì)致地設(shè)定觸發(fā)電壓以及保持電壓。

第七實(shí)施方式

圖23為表示本發(fā)明的第七實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。在第七實(shí)施方式中，在圖20所示的第五實(shí)施方式所涉及的靜電保護(hù)電路中，代替電路模塊13而設(shè)置有從電路模塊13中削除了電阻元件13b的電路模塊13a。關(guān)于其他點(diǎn)，第七實(shí)施方式可以與第五實(shí)施方式相同。

如圖23所示，第七實(shí)施方式所涉及的靜電保護(hù)電路包括被串聯(lián)連接于節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間的電路模塊13a、11及12。圖23所示的是一個示例，電路模塊的數(shù)量或連接順序是任意的。圖23所示的靜電保護(hù)電路的保持電壓成為電路模塊13a、11及12的保持電壓之和。另外，觸發(fā)電壓能夠通過二極管d13的擊穿電壓而進(jìn)行設(shè)定。

例如，電路模塊13a的晶閘管th13使用雙阱結(jié)構(gòu)而被形成。另外，晶閘管th13的p柵極經(jīng)由p阱的寄生電阻(未圖示)而與節(jié)點(diǎn)n2(p型半導(dǎo)體基板)連接。因此，由于無需另外設(shè)置圖20所示的電路模塊13的電阻元件r13b，因此能夠減小電路面積。

圖24為表示通過雙阱結(jié)構(gòu)而構(gòu)成了圖23所示的晶閘管的情況下的第一布局示例的圖。圖24(a)為俯視圖，圖24(b)為圖24(a)所示的xxⅳb-xxⅳb處的剖視圖。在第一布局示例中，共用陰極的兩個晶閘管被左右對稱地配置。以下，對圖中左側(cè)的晶閘管進(jìn)行說明。

如圖24所示，在p型半導(dǎo)體基板(例如，硅基板)100內(nèi)形成有n阱110、p阱120及121。在n阱110內(nèi)形成有n⁺雜質(zhì)擴(kuò)散區(qū)域131以及p⁺雜質(zhì)擴(kuò)散區(qū)域132。n阱110以及n⁺雜質(zhì)擴(kuò)散區(qū)域131相當(dāng)于晶體管qa13的基極，即圖23所示的晶閘管th13的n柵極，并且相當(dāng)于晶體管qc13的集電極。另外，p⁺雜質(zhì)擴(kuò)散區(qū)域132相當(dāng)于晶體管qa13的發(fā)射極，即圖23所示的晶閘管th13的陽極。

在p阱120內(nèi)形成有n⁺雜質(zhì)擴(kuò)散區(qū)域133。p阱120相當(dāng)于晶體管qc13的基極，即圖23所示的晶閘管th13的p柵極，并且相當(dāng)于晶體管qa13的集電極。n⁺雜質(zhì)擴(kuò)散區(qū)域133相當(dāng)于晶體管qc13的發(fā)射極，即圖23所示的晶閘管th13的陰極。在p阱121內(nèi)形成有與節(jié)點(diǎn)n2電連接的p⁺雜質(zhì)擴(kuò)散區(qū)域135。晶體管qc13的基極經(jīng)由p阱120的寄生電阻而與p型半導(dǎo)體基板100電連接。

如此，通過由雙阱結(jié)構(gòu)構(gòu)成晶閘管th13，并且在俯視觀察時由相當(dāng)于晶閘管th13的n柵極的n阱110包圍相當(dāng)于晶閘管th13的p柵極的p阱120，從而能夠使晶閘管th13的p柵極與p型半導(dǎo)體基板100經(jīng)由較高的阻抗而連接。因此，無需用于對晶閘管th13的p柵極的電位進(jìn)行控制的p⁺雜質(zhì)擴(kuò)散區(qū)域和與p柵極連接的電阻元件，從而能夠減小電路面積。另一方面，由于晶體管qc13易于導(dǎo)通，因此僅通過n柵極便能夠可靠地將晶閘管th13置于導(dǎo)通狀態(tài)。

圖25為表示通過雙阱結(jié)構(gòu)而構(gòu)成了圖23所示的晶閘管的情況下的第二布局示例的俯視圖，圖26為表示通過雙阱結(jié)構(gòu)而構(gòu)成了圖23所示的晶閘管的情況下的第三布局示例的俯視圖。如圖25以及圖26所示，用于對n柵極的電位進(jìn)行控制的n⁺雜質(zhì)擴(kuò)散區(qū)域131可以被配置于p⁺雜質(zhì)擴(kuò)散區(qū)域132以及n⁺雜質(zhì)擴(kuò)散區(qū)域133的圖中上下的位置處。當(dāng)如圖25或圖26那樣配置雜質(zhì)擴(kuò)散區(qū)域131～133時，能夠在圖中橫向上使靜電保護(hù)電路小型化。

第八實(shí)施方式

圖27為表示本發(fā)明的第八實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。在第八實(shí)施方式中，在圖3所示的第一實(shí)施方式所涉及的靜電保護(hù)電路中，代替電路模塊13而設(shè)置有從電路模塊13中削除了電阻元件r13a的電路模塊13b。關(guān)于其他點(diǎn)，第八實(shí)施方式可以與第一實(shí)施方式相同。

如圖27所示，第八實(shí)施方式所涉及的靜電保護(hù)電路包括被串聯(lián)連接于節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間的電路模塊11、12及13b。圖27所示的是一個示例，電路模塊的數(shù)量或連接順序是任意的。圖27所示的靜電保護(hù)電路的保持電壓成為電路模塊11、12及13b的保持電壓之和。另外，觸發(fā)電壓能夠通過二極管d13的擊穿電壓而進(jìn)行設(shè)定。

例如，電路模塊13b的晶閘管th13使用三阱結(jié)構(gòu)而被形成。另外，晶閘管th13的n柵極經(jīng)由深n阱以及n阱的寄生電阻(未圖示)而與節(jié)點(diǎn)n1連接。因此，由于無需另外設(shè)置圖3所示的電路模塊13的電阻元件13a，因此能夠減小電路面積。

圖28為表示通過三阱結(jié)構(gòu)而構(gòu)成了圖27所示的晶閘管的情況下的布局示例的圖。圖28(a)為俯視圖，圖28(b)為圖28(a)所示的xxviiib-xxviiib處的剖視圖。在該布局示例中，共用陽極的兩個晶閘管被左右對稱地配置。以下，對圖中左側(cè)的晶閘管進(jìn)行說明。

如圖28所示，在p型半導(dǎo)體基板(例如，硅基板)100內(nèi)形成有深n阱101、n阱110及111以及p阱120。在n阱110內(nèi)形成有p⁺雜質(zhì)擴(kuò)散區(qū)域132。n阱110相當(dāng)于晶體管qa13的基極，即圖27所示的晶閘管th13的n柵極，并且相當(dāng)于晶體管qc13的集電極。另外，p⁺雜質(zhì)擴(kuò)散區(qū)域132相當(dāng)于晶體管qa13的發(fā)射極，即圖27所示的晶閘管th13的陽極。

在p阱120內(nèi)形成有n⁺雜質(zhì)擴(kuò)散區(qū)域133以及p⁺雜質(zhì)擴(kuò)散區(qū)域134。p阱120以及p⁺雜質(zhì)擴(kuò)散區(qū)域134相當(dāng)于晶體管qc13的基極，即圖27所示的晶閘管th13的p柵極，并且相當(dāng)于晶體管qa13的集電極。n⁺雜質(zhì)擴(kuò)散區(qū)域133相當(dāng)于晶體管qc13的發(fā)射極，即圖27所示的晶閘管th13的陰極。在n阱111內(nèi)形成有與節(jié)點(diǎn)n1電連接的n⁺雜質(zhì)擴(kuò)散區(qū)域136。晶體管qa13的基極經(jīng)由n阱110、深n阱101以及n阱111的寄生電阻而與節(jié)點(diǎn)n1連接。

如此，通過由三阱結(jié)構(gòu)構(gòu)成晶閘管th13，并且在俯視觀察時由相當(dāng)于晶閘管th13的p柵極的p阱120包圍相當(dāng)于晶閘管th13的n柵極的n阱110，從而能夠使晶閘管th13的n柵極與節(jié)點(diǎn)n1經(jīng)由較高的阻抗而連接。因此，無需用于對晶閘管th13的n柵極的電位進(jìn)行控制的n⁺雜質(zhì)擴(kuò)散區(qū)域和與n柵極連接的電阻元件，從而能夠減小電路面積。另一方面，由于晶體管qa13易于導(dǎo)通，因此僅通過p柵極便能夠可靠地將晶閘管th13置于導(dǎo)通狀態(tài)。

第九實(shí)施方式

圖29為表示本發(fā)明的第九實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。在第九實(shí)施方式所涉及的靜電保護(hù)電路中，圖23所示的電路模塊13a、11及12和圖27所示的電路模塊13b被串聯(lián)連接于節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間。二極管d13的陰極與電路模塊13a的晶閘管th13的n柵極連接，二極管d13的陽極與電路模塊13b的晶閘管th13的p柵極連接。關(guān)于其他點(diǎn)，第九實(shí)施方式可以與第七實(shí)施方式或第八實(shí)施方式相同。

例如，電路模塊13a的晶閘管th13由雙阱結(jié)構(gòu)構(gòu)成。電路模塊13a的布局可以與圖24所示的布局相同。另外，電路模塊13b的晶閘管th13由三阱結(jié)構(gòu)構(gòu)成。電路模塊13b的布局可以與圖28所示的布局相同。

根據(jù)第九實(shí)施方式，靜電保護(hù)電路的保持電壓與圖23或圖27所示的靜電保護(hù)電路相比，高出晶閘管這一級的量。由于晶閘管的保持電壓較低，因此能夠細(xì)致地對靜電保護(hù)電路的保持電壓進(jìn)行調(diào)節(jié)。

第十實(shí)施方式

雖然在第一至第九實(shí)施方式中，為了設(shè)定觸發(fā)電壓而使用了一個二極管d13，但在第十實(shí)施方式所涉及的靜電保護(hù)電路中，代替二極管d13而設(shè)置有過電壓檢測電路150。關(guān)于其他點(diǎn)，第十實(shí)施方式可以與第一至第九實(shí)施方式中的任意一個實(shí)施方式相同。

圖30為表示本發(fā)明的第十實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。在第十實(shí)施方式中，在圖3所示的第一實(shí)施方式所涉及的靜電保護(hù)電路中，代替二極管d13而設(shè)置有過電壓檢測電路150。例如，圖30所示的過電壓檢測電路150包括被串聯(lián)連接的多個二極管d14～d16。二極管d14～d16的擊穿電壓被設(shè)定為低于晶閘管th13的擊穿電壓。

過電壓檢測電路150具有與圖30所示的晶閘管th13的p柵極連接的一端或與圖20所示的晶閘管th13的n柵極連接的另一端，當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且兩端間的電壓達(dá)到擊穿電壓(breakdownvoltage)時，過電壓檢測電路150使電流流通于包含晶閘管th13的電路模塊13中。

在過電壓檢測電路150中，通過串聯(lián)連接擊穿電壓較低的多個二極管d14～d16，從而能夠較為任意地設(shè)定觸發(fā)電壓。而且，當(dāng)二極管d14～d16的擊穿電壓較低時，擊穿后的導(dǎo)通電阻變小，因此能夠減小二極管d14～d16的尺寸。

另外，在過電壓檢測電路150中，除了二極管以外，還能夠使用當(dāng)被施加某固定的電壓時會使電流流通的器件。例如，可以使用如圖10(a)所示那樣?xùn)艠O被連接于源極上的n溝道m(xù)os晶體管qn14，或者，使用如圖10(b)所示那樣?xùn)艠O被連接于源極上的p溝道m(xù)os晶體管qp14。

或者，可以使用圖10(c)所示的npn雙極型晶體管qc14以及電阻元件r14，或者，可以使用圖10(d)所示的pnp雙極型晶體管qa14以及電阻元件r14。通過以如上方式被連接的二極管或晶體管，從而能夠?qū)o電保護(hù)電路的觸發(fā)電壓進(jìn)行設(shè)定。

根據(jù)以上的實(shí)施方式，由于多個電路模塊被串聯(lián)連接，因此能夠?qū)⒈３蛛妷涸O(shè)定為較高。另外，由于至少一個電路模塊包括漏電流較小的晶閘管，并且在其他的電路模塊中使用相對于印加電壓的電流比較大的器件或連接，以使通常動作時其他的電路模塊的兩端間的電壓小于晶閘管的陽極與陰極之間的電壓，因此通常動作時被施加于多個電路模塊的電壓的比率通過流通于電路模塊中的電流而被確定。

由此，能夠在不于多個電路模塊上并聯(lián)連接電阻元件的條件下，高精度地防止電源剛接通后的被保護(hù)電路的損壞，并且防止長時間的通常動作下的保護(hù)器件的損壞或劣化。其結(jié)果為，與專利文獻(xiàn)1的圖9所示的現(xiàn)有技術(shù)相比，由于無需用于分壓的電阻元件，因此能夠減小電路面積(芯片尺寸)。另外，由于晶閘管的漏電流較小，因此在通常動作時，過電壓不易被施加于其他的電路模塊上，從而能夠擴(kuò)大構(gòu)成其他的電路模塊的器件的選擇范圍。

第十一實(shí)施方式

圖31為表示esd抗擾度實(shí)驗(yàn)(靜電放電抗擾度實(shí)驗(yàn))的標(biāo)準(zhǔn)(iec61000-4-2)下的放電電流波形的圖。該標(biāo)準(zhǔn)為，針對被暴露在來自帶電的操作者的直接的或經(jīng)由接近的物體的靜電放電中的電子設(shè)備的標(biāo)準(zhǔn)。在圖31中a5所示的最初的峰值的上升時間tr非常短而為0.8nsec±25％。與此相對，在人體放電模式(hbm)的實(shí)驗(yàn)方法中，上升時間大約為10nsec。在圖31中，在a6所示的第二峰值處，雖然與a5所示的最初的峰值相比上升較慢，但在較長的期間內(nèi)進(jìn)行電流的施加。

圖32為用于對esd抗擾度實(shí)驗(yàn)的等級進(jìn)行說明的圖。圖32(a)示出了針對按照esd抗擾度實(shí)驗(yàn)的標(biāo)準(zhǔn)(iec61000-4-2)所進(jìn)行的esd實(shí)驗(yàn)而推薦的實(shí)驗(yàn)等級的范圍(嚴(yán)格等級)。圖32(b)示出了esd產(chǎn)生設(shè)備的輸出電流波形定義。

在圖32(b)中，ip表示最初的放電峰值電流，tr表示放電開關(guān)上升時間，i30表示30ns處的電流值，i60表示60ns處的電流值。例如，在實(shí)驗(yàn)等級1的情況下，指示電壓為2kv，最初的放電峰值電流以7.5a流通，30ns處的電流值為4a。

esd抗擾度實(shí)驗(yàn)是為了在符合電子設(shè)備的實(shí)際使用情況的現(xiàn)實(shí)的esd等級下，對動作的持續(xù)性或可靠性進(jìn)行驗(yàn)證而被實(shí)施的。例如，在將半導(dǎo)體集成電路裝置(ic)安裝于電路基板(實(shí)驗(yàn)用基板)上，并在向ic供給電源的狀態(tài)下，對ic的電源端子等施加由放電槍產(chǎn)生的放電脈沖。由于該放電脈沖，因而有大電流流通于ic的電源端子間。

由于第一至第十實(shí)施方式所涉及的靜電保護(hù)電路被所施加的電壓觸發(fā)而開始進(jìn)行放電動作，因此相對于浪涌電流的反應(yīng)較快，從而存在由于esd抗擾度實(shí)驗(yàn)而產(chǎn)生的浪涌電流全部流入至ic內(nèi)部的靜電保護(hù)電路中的可能性。因此，為了滿足實(shí)驗(yàn)等級1，需要將靜電保護(hù)電路設(shè)計成，即使流通有7.5a以上的電流也不會損壞。

例如，參照圖34，在搭載有半導(dǎo)體集成電路裝置(ic)200的電子設(shè)備的通常動作時，電源電壓從電子設(shè)備的電源電路210被供給至ic200。在旁路電容器cb1被連接于電源端子p1與電源端子p2之間的情況下，通過旁路電容器cb1而實(shí)施噪聲對策。該旁路電容器cb1例如被設(shè)置于安裝有ic200的電路基板201上。

當(dāng)針對這樣的電子設(shè)備而實(shí)施esd抗擾度實(shí)驗(yàn)時，通過旁路電容器cb1，能夠在某種程度上去除噪聲成分。但是，在電源電路210的輸出阻抗較高且電路基板201的配線的寄生電阻rb1及rb2的電阻值較低的情況下，存在由于esd抗擾度實(shí)驗(yàn)而產(chǎn)生的浪涌電流全部流入至ic200內(nèi)的可能性。以下說明的第十一實(shí)施方式的目的在于解決這樣的問題。

圖33為表示本發(fā)明的第十一實(shí)施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。在第十一實(shí)施方式所涉及的靜電保護(hù)電路中，在包括被串聯(lián)連接于節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間的多個電路模塊的結(jié)構(gòu)上增加了過電壓檢測電路160以及逆變器170。關(guān)于其他點(diǎn)，第十一實(shí)施方式可以與第一至第十實(shí)施方式中的任意一個實(shí)施方式相同。

如圖33所示，靜電保護(hù)電路包括被串聯(lián)連接于節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間的電路模塊11、12及13a。圖33所示的是一個示例，電路模塊的數(shù)量或連接順序是任意的。各電路模塊11、12及13a與在圖23所示的第六實(shí)施方式中所說明的電路模塊相同。

而且，靜電保護(hù)電路包括過電壓檢測電路160和逆變器170。過電壓檢測電路160例如包括二極管或晶體管(在圖33中，作為一個示例，圖示了齊納二極管zd60)、電阻元件r60和電容器c60，并對被施加于節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間的過電壓進(jìn)行檢測，且生成檢測信號。

在節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且陰極與陽極之間的電壓達(dá)到擊穿電壓時，齊納二極管zd60對逆變器170的輸入節(jié)點(diǎn)n5與節(jié)點(diǎn)n2之間的電壓進(jìn)行箝位。因此，齊納二極管zd60與在第一至第十實(shí)施方式中的任意一個實(shí)施方式中所說明的二極管d13相同，能夠?qū)o電保護(hù)電路的觸發(fā)電壓進(jìn)行設(shè)定?；蛘?，也可以代替齊納二極管zd60而使用如圖10所示的mos晶體管或雙極型晶體管。

逆變器170相當(dāng)于延遲電路，所述延遲電路例如包括p溝道m(xù)os晶體管qp70和n溝道m(xù)os晶體管qn70，并至少使由過電壓檢測電路160生成的檢測信號延遲且向電路模塊13a的晶閘管th13的柵極進(jìn)行供給。逆變器170使被施加于輸入節(jié)點(diǎn)n5上的檢測信號延遲，并使電平反轉(zhuǎn)而生成輸出信號，且從輸出節(jié)點(diǎn)n6輸出輸出信號。

逆變器170中的延遲時間例如被設(shè)為10ns。逆變器170的輸出節(jié)點(diǎn)n6與電路模塊13a的晶閘管th13的p柵極連接，晶閘管th13的p柵極通過逆變器170的輸出信號而被控制。

當(dāng)節(jié)點(diǎn)n1的電位高于節(jié)點(diǎn)n2的電位并且節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間的電壓達(dá)到某固定電壓時，過電壓檢測電路160使被施加于逆變器170的輸入節(jié)點(diǎn)n5上的檢測信號激活為低電平?；蛘?，在由于靜電的放電等而使節(jié)點(diǎn)n1與節(jié)點(diǎn)n2之間的電壓急劇上升時，過電壓檢測電路160將被施加于逆變器170的輸入節(jié)點(diǎn)n5上的檢測信號激活為低電平。

在從檢測信號被激活為低電平起經(jīng)過了10ns之后，逆變器170將輸出信號激活為高電平。由此，電路模塊13a的晶閘管th13成為導(dǎo)通狀態(tài)。雖然在圖33中圖示了晶閘管th13的p柵極被控制的結(jié)構(gòu)，但也可以對晶閘管th13的n柵極進(jìn)行控制。

如上所述，當(dāng)通過逆變器170而對晶閘管th13進(jìn)行驅(qū)動時，在從由于esd抗擾度實(shí)驗(yàn)而產(chǎn)生浪涌電流起到經(jīng)過了10ns為止的期間內(nèi)，晶閘管th13依然保持?jǐn)嚅_狀態(tài)。即，由于在圖31中a5所示的最初的放電峰值電流ip流通的期間內(nèi)，靜電保護(hù)電路處于斷開狀態(tài)，因此浪涌電流不會流入至電源電路或旁路電容器中，從而實(shí)驗(yàn)等級1中的最初的放電峰值電流7.5a不會流入ic內(nèi)部。其結(jié)果為，作為靜電保護(hù)電路，只需考慮圖31中a6所示的第二峰值的電流4a而進(jìn)行設(shè)計即可。

根據(jù)本實(shí)施方式，能夠在從esd中有效地保護(hù)半導(dǎo)體集成電路裝置的內(nèi)部電路的同時，防止由于esd抗擾度實(shí)驗(yàn)而產(chǎn)生的浪涌電流全部流入至靜電保護(hù)電路中的情況。其結(jié)果為，能夠?qū)崿F(xiàn)靜電保護(hù)電路的小型化。而且，根據(jù)本發(fā)明的第一至第十一實(shí)施方式，能夠提供一種通過內(nèi)置可將保持電壓設(shè)定為較高并且可實(shí)現(xiàn)小型化的靜電保護(hù)電路，從而抑制了芯片尺寸的增大的高耐壓的半導(dǎo)體集成電路裝置。

電子設(shè)備1

接下來，對本發(fā)明的各實(shí)施方式所涉及的電子設(shè)備進(jìn)行說明。

圖34為表示本發(fā)明的第一實(shí)施方式所涉及的電子設(shè)備的結(jié)構(gòu)例的電路圖。該電子設(shè)備包括本發(fā)明的一個實(shí)施方式所涉及的半導(dǎo)體集成電路裝置200、齊納二極管zd1、旁路電容器cb1和電源電路210。齊納二極管zd1以及旁路電容器cb1與半導(dǎo)體集成電路裝置200一起被安裝于電路基板201上。在電路基板201的配線中存在寄生電阻rb1及rb2。

電源電路210向電路基板201供給電源電壓。由此，半導(dǎo)體集成電路裝置200的電源端子p1被供給高電位側(cè)的電源電位vdd，電源端子p2被供給低電位側(cè)的電源電位vss。齊納二極管zd1與半導(dǎo)體集成電路裝置200一起被安裝于電路基板201上，并被配置于半導(dǎo)體集成電路裝置200的電源端子p1及p2的附近。

齊納二極管zd1具有與電源端子p1連接的陰極和與電源端子p2連接的陽極。在電源端子p1的電位高于電源端子p2的電位并且陰極-陽極間的電壓達(dá)到擊穿電壓時，齊納二極管zd1會使放電電流流通。

根據(jù)本實(shí)施方式，通過在電路基板201上設(shè)置齊納二極管zd1，從而由于esd抗擾度實(shí)驗(yàn)而產(chǎn)生的浪涌電流流向齊納二極管zd1。因此，由于流向靜電保護(hù)電路10的電流減少，因此能夠?qū)崿F(xiàn)靜電保護(hù)電路10的進(jìn)一步的小型化。

電子設(shè)備2

圖35為表示本發(fā)明的第二實(shí)施方式所涉及的電子設(shè)備的結(jié)構(gòu)例的框圖。如圖35所示，該電子設(shè)備可以包括cpu220、操作部230、rom(readonlymemory，只讀存儲器)240、ram(randomaccessmemory，隨機(jī)存取存儲器)250、通信部260、顯示部270和音頻輸出部280。

在此，cpu220以及rom240～音頻輸出部280中的至少一部分被內(nèi)置于本發(fā)明的一個實(shí)施方式所涉及的半導(dǎo)體集成電路裝置中。并且，可以省略或變更圖35所示的結(jié)構(gòu)要素的一部分，或者，也可以對圖35所示的結(jié)構(gòu)要素附加其他的結(jié)構(gòu)要素。

cpu220根據(jù)被存儲于rom240等中的程序，利用從外部供給的數(shù)據(jù)等而實(shí)施各種信號處理或控制處理。例如，cpu220根據(jù)從操作部230供給的操作信號而實(shí)施各種信號處理，或者，對通信部260進(jìn)行控制以與外部之間進(jìn)行數(shù)據(jù)通信，或者，生成用于使顯示部270顯示各種圖像的圖像信號，或者，生成用于使音頻輸出部280輸出各種音頻的音頻信號。

操作部230例如為包括操作鍵或按鈕開關(guān)等的輸入裝置，并將與用戶的操作相對應(yīng)的操作信號輸出至cpu220。rom240對供cpu220實(shí)施各種信號處理或控制處理的程序或數(shù)據(jù)等進(jìn)行存儲。另外，ram250作為cpu220的工作區(qū)域而被使用，并臨時存儲從rom240讀取的程序或數(shù)據(jù)、利用操作部230而被輸入的數(shù)據(jù)或cpu220根據(jù)程序而執(zhí)行的運(yùn)算的結(jié)果等。

通信部260例如由模擬電路以及數(shù)字電路構(gòu)成，并實(shí)施cpu220與外部裝置之間的數(shù)據(jù)通信。顯示部270例如包括lcd(液晶顯示裝置)等，并根據(jù)從cpu220供給的圖像信號而顯示各種圖像。另外，音頻輸出部280例如包括揚(yáng)聲器等，并根據(jù)從cpu220供給的音頻信號而輸出音頻。

作為電子設(shè)備，例如，對應(yīng)有手表或座鐘等時鐘、計時器、移動電話等移動終端、數(shù)碼照相機(jī)、數(shù)碼攝像機(jī)、電視、可視電話、防盜用視頻監(jiān)視器、頭戴式顯示器、個人電子計算機(jī)、打印機(jī)、網(wǎng)絡(luò)設(shè)備、復(fù)合機(jī)、車載裝置(導(dǎo)航裝置等)、電子計算器、電子詞典、電子游戲設(shè)備、機(jī)器人、測量設(shè)備以及醫(yī)療設(shè)備(例如，電子體溫計、血壓計、血糖儀、心電圖測量裝置、超聲波診斷裝置以及電子內(nèi)窺鏡)等。根據(jù)以上的實(shí)施方式，利用抑制了芯片尺寸的增大的高耐壓的半導(dǎo)體集成電路裝置，從而能夠以低成本提供可靠性較高的電子設(shè)備。

在本發(fā)明中，還能夠通過組合上述幾個實(shí)施方式而使用。如此，本發(fā)明并不限定于以上說明的實(shí)施方式，而是能夠由在本技術(shù)領(lǐng)域中具有公知常識的人員在本發(fā)明的技術(shù)思想內(nèi)實(shí)施大量的變形。

符號說明

1、2…二極管；3、4…電源配線；10…靜電保護(hù)電路；11～19、13a、13b、14a～14d、15a、15b…電路模塊；20…內(nèi)部電路；30、50、70、120、121…p阱；31～35、51～54、71～76、131～136…雜質(zhì)擴(kuò)散區(qū)域；36、37、81～84…柵電極；41～45、61～64、91～96、141～144…觸點(diǎn)；100…p型半導(dǎo)體基板；101…深n阱；110、111…n阱；150、160…過電壓檢測電路；170…逆變器；200…半導(dǎo)體集成電路裝置；201…電路基板；210…電源電路；220…cpu；230…操作部；240…rom；250…ram；260…通信部；270…顯示部；280…音頻輸出部；p1、p2…電源端子；p3…信號端子；zd1～zd60…齊納二極管；d13～d16…二極管；qa13、qa14…pnp雙極型晶體管；qc11～qc14…npn雙極型晶體管；qp14～qp70…p溝道m(xù)os晶體管；qn13～qn70…n溝道m(xù)os晶體管；th13…晶閘管；r11～r60、r13a、r13b…電阻元件；rb1、rb2…寄生電阻；c60…電容器；cb1…旁路電容器。