專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及采用晶圓級封裝(Wafer Level Package)的半導(dǎo)體集成電路。
背景技術(shù)：
近年來正普及晶圓級封裝，以下簡稱為WLP。WLP是與以高密度安裝為目的的與芯片尺寸同等大小的封裝的總稱，也稱為芯片尺寸封裝。一般，WLP在半導(dǎo)體工廠生產(chǎn)，經(jīng)過出廠產(chǎn)品測試后，被出廠到模塊工廠。在模塊工廠，通過在電路基板上搭載包含WLP的各種電子部件來生產(chǎn)各種模塊。然后，所生產(chǎn)的模塊，經(jīng)過模塊電路工作測試后，被出廠給最終用戶。專利文獻1 JP特開2000-188305號公報

發(fā)明內(nèi)容
WLP與樹脂模壓封裝相比，在操作或搭載到電路基板時易受到機械損壞。由損壞可產(chǎn)生的缺陷有芯片的缺口、龜裂、覆蓋芯片的表面的樹脂的剝離等，這些缺陷易發(fā)生在芯片的外周部。然而，即使是在WLP中存在芯片的缺口或樹脂的剝離等的缺陷的情況下，也會由于該缺陷發(fā)生的地點或程度，而有時在模塊工廠的WLP電路工作測試中并不成為不良。因此，搭載了存在這種缺陷的WLP的模塊會被出到最終用戶，有引起品質(zhì)不良的危險。因此，本發(fā)明的目的在于，進行管理以使不出廠存在這種缺陷的WLP。本發(fā)明的半導(dǎo)體集成電路，具有半導(dǎo)體基板；電路區(qū)域，其形成在所述半導(dǎo)體基板的表面中；焊盤電極，其形成在所述半導(dǎo)體基板的表面上，且與所述電路區(qū)域的電路連接；再布線，其形成在所述半導(dǎo)體基板的表面上，且與所述焊盤電極連接；樹脂層，其形成在所述半導(dǎo)體基板的表面上，且形成為覆蓋所述再布線；突起電極，其通過所述樹脂層的開口部而與所述再布線連接；外周布線，其具有第一端和第二端，并沿所述電路區(qū)域之外的所述半導(dǎo)體基板的外周被配置，且所述第一端被施加第一電位；電阻，其被連接于所述外周布線的第二端與第二電位之間，和檢測電路，其根據(jù)所述外周布線與所述電阻的連接點的電位，產(chǎn)生異常檢測信號。根據(jù)本發(fā)明的半導(dǎo)體集成電路，能夠?qū)υ赪LP中是否存在芯片的缺口或樹脂剝離等缺陷進行電檢測。由此，能夠進行管理，以使不向最終用戶出廠存在有這種缺陷的WLP。


圖1是本發(fā)明的第一實施方式中的半導(dǎo)體集成電路的俯視圖。圖2是沿圖1的X-X線的剖視圖。圖3是本發(fā)明的第一實施方式中的半導(dǎo)體集成電路的第一檢測電路的電路圖。圖4是本發(fā)明的第一實施方式中的半導(dǎo)體集成電路的第二檢測電路的電路圖。圖5是本發(fā)明的第一實施方式中的半導(dǎo)體集成電路的輸出電路的電路圖。
圖6是本發(fā)明的第一實施方式中的半導(dǎo)體集成電路的第一復(fù)位電路的電路圖。圖7是本發(fā)明的第一實施方式中的半導(dǎo)體集成電路的第二復(fù)位電路的電路圖。圖8是本發(fā)明的第二實施方式中的半導(dǎo)體集成電路的俯視圖。圖9是沿圖8的X-X線的剖視圖。圖中10-半導(dǎo)體基板，11-電路區(qū)域，13-樹脂層，14-外周布線，15-檢測電路，16、18-反相器，20-P溝道型晶體管，21-N溝道型MOS晶體管，22、23_NAND 電路，24-N0R 電路，25-反相器，26-工作復(fù)位電路，27-N0R 電路，28-反相器，四-內(nèi)部電路，30-N0R 電路，31-反相器，32-N0R 電路，33-反相器，35-外周布線，100、100A-半導(dǎo)體集成電路，121 128-再布線，R1、R2-電阻，Pl P8-焊盤電極，Bl B8-凸塊電極。
具體實施例方式[第一實施方式]圖1是本發(fā)明的第一實施方式中的半導(dǎo)體集成電路100的俯視圖，圖2是沿圖1的 X-X線的剖視圖。半導(dǎo)體集成電路100是WLP，構(gòu)成為包括半導(dǎo)體基板10、電路區(qū)域11、再布線121 128、樹脂層13、外周布線14、檢測電路15、電阻R2、焊盤電極Pl P8、和凸塊電極Bl B8。電路區(qū)域11通過半導(dǎo)體晶圓工藝(wafer process)而形成于半導(dǎo)體基板10的表面。焊盤電極Pl P8在半導(dǎo)體基板10的表面上沿其外周部被形成，且與電路區(qū)域11所包含的各種電路塊連接。再布線121 128以在半導(dǎo)體基板10的表面上延伸的方式形成， 且與對應(yīng)的焊盤電極Pl P8連接。樹脂層13覆蓋著形成了再布線121 128的半導(dǎo)體基板10。再布線121 128 的端部呈圓形，在該圓形的端部上的樹脂層13中形成有開口部。凸塊電極Bl B8通過樹脂層13的開口部而形成在相對應(yīng)的再布線121 128的圓形的端部上，且與該端部連接。 即，凸塊電極Bl B8在半導(dǎo)體基板10的電路區(qū)域11上被配置成BGA(Ball Grid Array 球柵陣列)。在圖1的俯視圖中觀察，外周布線14是沿電路區(qū)域11和焊盤電極Pl P8之外的半導(dǎo)體基板10的四邊的外周被配置的。外周布線14通過與焊盤電極Pl P8同層或不同層的金屬布線、或多晶硅布線形成于半導(dǎo)體基板10上。外周布線14的第一端被施加了電源電位Vcc，外周布線14的第二端經(jīng)由電阻R2被施加了接地電位(Vss)。檢測電路15 構(gòu)成為與外周布線14和電阻R2的連接點m連接，且根據(jù)該連接點m的電位生成異常檢測信號ERRFLG。圖3是表示檢測電路15的結(jié)構(gòu)例。外周布線14具有電阻Rl，在電源電位Vcc與接地電位之間連接電阻Rl和電阻R2。外周布線14與電阻R2的連接點m與反相器16的輸入端連接。從反相器16的輸出端得到異常檢測信號ERRFLG。此時，電阻R2的電阻值被設(shè)定為大于外周布線14的電阻Rl的正常電阻值，并且未斷線的正常狀態(tài)的外周布線14與電阻R2的連接點附的電位被設(shè)定為比反相器16的閾值例如1/2XVCC還高。因此，當(dāng)外周布線14為正常狀態(tài)時，反相器16為低(L)電平。在半導(dǎo)體集成電路100的操作或搭載到電路基板時，半導(dǎo)體集成電路100受到損壞，由此產(chǎn)生半導(dǎo)體基板10的缺口、龜裂、樹脂層13的剝離等缺陷，由于該缺陷的影響而會對外周布線14施加外力，會出現(xiàn)外周布線14斷線或電阻Rl的電阻異常增大的情形。當(dāng)外周布線14斷線時，電阻Rl的電阻值=⑴，因此，連接點附的電位成為低電平 (接地電位Vss)，反相器16的輸出成為高(H)電平(電源電位Vcc)。在外周布線14雖未斷線但電阻Rl的電阻值異常增大時，若連接點m的電位低于反相器16的閾值，則反相器 16的輸出成為高電平(Vcc)。該反相器16的高電平的輸出信號成為異常檢測信號ERRFLG。 當(dāng)外周布線未斷線時，反相器16的輸出如前所述是低電平。因此，能夠根據(jù)反相器16的輸出來檢測是在半導(dǎo)體集成電路100中外周布線14斷線，還是有引起異常的電阻增大的缺陷。圖4是表示檢測電路15的其它構(gòu)成例的電路圖。該檢測電路構(gòu)成為包括比較器 17和反相器18。對比較器17的正輸入端子⑴施加外周布線14與電阻R2的連接點附的電位。對反相器17的負(fù)輸入端子(_)施加基準(zhǔn)電位Vref。此時，電阻R2的電阻值是將未斷線的正常狀態(tài)的外周布線14與電阻R2的連接點 Nl的電位設(shè)定為高于比較器17的基準(zhǔn)電位Vref。當(dāng)基準(zhǔn)電位Vref = 1/2XVcc時，電阻 R2的電阻值被設(shè)定為滿足電阻R2的電阻值> 電阻Rl的正常電阻值。當(dāng)基準(zhǔn)電位Vref = 1/5X Vcc時，電阻R2的電阻值被設(shè)定為滿足電阻R2的電阻值> 1/4X (電阻Rl的正常電阻值)。因此，外周布線14為正常狀態(tài)時，比較器17的輸出為高電平，反相器18的輸出為低電平。當(dāng)外周布線14斷線時，電阻Rl的電阻值=⑴，因此，連接點Μ的電位為低電平(接地電位Vss)，比較器17的輸出為低電平，反相器18的輸出為高電平。當(dāng)外周布線14 雖未斷線但電阻Rl的電阻值異常增大時，若連接點m的電位低于比較器17的基準(zhǔn)電位 Vref，則比較器17的輸出為低電平，反相器18的輸出為高電平。該反相器18的高電平的輸出信號成為異常檢測信號ERRFLG。因此，能夠根據(jù)反相器18的輸出來檢測是在半導(dǎo)體集成電路100中外周布線14斷線，還是有引起異常的電阻增大的缺陷。如此，通過檢測電路15，能夠?qū)Π雽?dǎo)體基板10的缺口、龜裂、樹脂層13的剝離等缺陷進行電檢測，以下，針對使用檢測電路15的異常檢測信號ERRFLG來使半導(dǎo)體集成電路 100的規(guī)定電路的工作停止的結(jié)構(gòu)進行說明。首先，對根據(jù)異常檢測信號ERRFLG來使半導(dǎo)體集成電路100的輸出電路的工作停止的結(jié)構(gòu)進行說明。圖5是半導(dǎo)體集成電路100的輸出電路的電路圖。該輸出電路形成于半導(dǎo)體集成電路100的電路區(qū)域11中，且構(gòu)成為包括P溝道型MOS晶體管20 ；N溝道型 MOS晶體管21 ；NAND電路22、23 ；NOR電路24 ；以及反相器25。反相器25將來自檢測電路15的異常檢測信號ERRFLG的邏輯電平進行反轉(zhuǎn)。對 NAND電路22的三個輸入端，分別施加來自電路區(qū)域11的電路的數(shù)據(jù)DATA、輸出允許信號 OENB以及由反相器25反轉(zhuǎn)后的異常檢測信號ERRFLG。該NAND電路22的輸出被施加到P 溝道型MOS晶體管20的柵極。對NAND電路23的兩個輸入端施加輸出允許信號OENB以及由反相器25反轉(zhuǎn)后的異常檢測信號ERRFLG。該NAND電路23的輸出被施加到NOR電路24的輸入端。對NOR電路24的兩個輸入端分別施加NAND電路23的輸出以及來自電路區(qū)域11的電路的數(shù)據(jù)DATA。 NOR電路24的輸出被施加到N溝道型MOS晶體管21的柵極。NAND電路22、23、NOR電路24 構(gòu)成了輸出控制電路。P溝道型MOS晶體管20以及N溝道型MOS晶體管21被連接于電源電位Vcc與接地電位Vss之間。P溝道型MOS晶體管20和N溝道型MOS晶體管21的連接點與焊盤電極 Px連接。并且，從焊盤電極Px得到輸出電路的輸出信號。焊盤電極Px是Pl P8的任一個焊盤電極。當(dāng)異常檢測信號ERRFLG為高電平時(異常檢測時)，與輸出允許信號OENB以及數(shù)據(jù)DATA的值無關(guān)，NAND電路22的輸出被固定為高電平，NOR電路24的輸出被固定為低電平。由此，P溝道型MOS晶體管20以及N溝道型MOS晶體管21被強制地設(shè)定為截止。艮口， 輸出電路不工作，不輸出數(shù)據(jù)DATA。當(dāng)異常檢測信號ERRFLG為低電平時(非異常檢測時)，輸出電路進行通常工作。 即，在輸出允許信號OENB為高電平時，被設(shè)定為輸出允許狀態(tài)。然后，在數(shù)據(jù)DATA為高電平時，通過使P溝道型MOS晶體管20導(dǎo)通，使N溝道MOS晶體管21截止，從而使輸出電路的輸出信號成為高電平。相反地，當(dāng)數(shù)據(jù)DATA為低電平時，通過使P溝道型MOS晶體管20 截止，使N溝道型MOS晶體管21導(dǎo)通，從而使輸出電路的輸出信號成為低電平。如此，當(dāng)異常檢測信號ERRFLG為高電平時(異常檢測時)，輸出電路的工作停止， 因此，這樣的半導(dǎo)體集成電路100在出廠時的電路工作測試中被判定為工作不良。因此，能夠進行管理，以使搭載了存在有缺口或樹脂的剝離等缺陷的半導(dǎo)體集成電路100的模塊不出廠給最終用戶。接著，對根據(jù)異常檢測信號ERRFLG來對半導(dǎo)體集成電路100的電路區(qū)域11的內(nèi)部電路進行復(fù)位的結(jié)構(gòu)進行說明。圖6是復(fù)位電路的電路圖。復(fù)位電路構(gòu)成為包括形成在半導(dǎo)體集成電路100的電路區(qū)域11中的通電復(fù)位電路26 ；NOR電路27 ；反相器28 ；內(nèi)部電路29 ；NOR電路30 ；和反相器31。通電復(fù)位電路26是在半導(dǎo)體集成電路100投入電源時通過檢測電源電位Vcc的上升來產(chǎn)生通電復(fù)位信號的電路。對NOR電路27的兩個輸入端，分別施加來自通電復(fù)位電路26的通電復(fù)位信號和來自檢測電路15的異常檢測信號ERRFLG。NOR電路27的輸出經(jīng)由反相器28被施加到內(nèi)部電路29以及NOR電路30。對NOR 電路30的兩個輸入端，分別施加來自焊盤電極Py的輸入信號以及反相器28。焊盤電極Py 是Pl P8的任一個焊盤電極。NOR電路30的輸出經(jīng)由反相器31被施加到電路區(qū)域11的輸入電路(未圖示)。NOR電路27構(gòu)成產(chǎn)生工作停止信號(復(fù)位信號)的工作停止信號產(chǎn)生電路。當(dāng)異常檢測信號ERRFLG為高電平時(異常檢測時)，N0R電路27的輸出與來自通電復(fù)位電路26的通電復(fù)位信號的產(chǎn)生無關(guān)，被強制地固定為低電平。由此，反相器28的輸出成為高電平。通過該反相器28的高電平的輸出信號(復(fù)位信號)，內(nèi)部電路29被復(fù)位 (停止工作)。此時，NOR電路30的輸出也被強制地固定為低電平。由此，來自焊盤電極Py 的輸入信號的輸入成為無效。當(dāng)異常檢測信號ERRFLG為低電平時(非異常檢測時)，在產(chǎn)生了來自通電復(fù)位電路26的通電復(fù)位信號時，內(nèi)部電路29被復(fù)位，并且來自焊盤電極Py的輸入信號的輸入成為無效。在未產(chǎn)生來自通電復(fù)位電路26的通電復(fù)位信號時，來自焊盤電極Py的輸入信號的輸入成為有效。如此，當(dāng)異常檢測信號ERRFLG為高電平時(異常檢測時)，內(nèi)部電路29被復(fù)位，來自焊盤電極Py的輸入信號的輸入成為無效，因此，這樣的半導(dǎo)體集成電路100在出品時電路工作測試中被判定為工作不良。因此，能夠進行管理，以使搭載了存在缺口或樹脂的剝離等缺陷的半導(dǎo)體集成電路100的模塊不出廠給最終用戶。圖7是其它復(fù)位電路的電路圖。該復(fù)位電路，在半導(dǎo)體集成電路100的不良分析測試時，具有將異常檢測信號ERRFLG設(shè)置為無效的功能，能夠進行半導(dǎo)體集成電路100的不良分析。在該復(fù)位電路中，在圖6的復(fù)位電路的NOR電路27的前級，設(shè)置有NOR電路32以及反相器33。反相器33將異常檢測信號ERRFLG的邏輯電平進行反轉(zhuǎn)。對NOR電路32的兩個輸入端，分別施加測試信號TEST以及被反轉(zhuǎn)后的異常檢測信號ERRFLG。NOR電路32 的輸出被輸入至NOR電路27。此時，NOR電路32構(gòu)成控制為在施加不良分析測試信號TEST時不產(chǎn)生復(fù)位信號的控制電路。即，在半導(dǎo)體集成電路100的不良分析時，對NOR電路32施加高電平的不良分析測試信號TEST。如此，NOR電路32的輸出會與異常檢測信號ERRFLG無關(guān)，而被固定為低電平。這樣，異常檢測信號ERRFLG成為無效，內(nèi)部電路29未被復(fù)位，來自焊盤電極Py的輸入信號的輸入成為有效。由此，當(dāng)異常檢測信號ERRFLG為高電平時(異常檢測時)，能夠?qū)υ陔娐饭ぷ鳒y試中被判定為工作不良的半導(dǎo)體集成電路100的內(nèi)部電路29等進行工作測試，能夠?qū)ぷ鞑涣嫉脑蜻M行分析。即，當(dāng)異常檢測信號ERRFLG為高電平時(異常檢測時)，內(nèi)部電路29被復(fù)位，因此，雖然并不清楚內(nèi)部電路29是否在正常工作，但通過施加不良分析測試信號TEST，能夠?qū)惓z測信號ERRFLG設(shè)置為無效，并使內(nèi)部電路29工作來進行測試。[第二實施方式]圖8是本發(fā)明的第二實施方式中的半導(dǎo)體集成電路100A的俯視圖，圖9是沿圖8 的X-X線的剖視圖。在第一實施方式的半導(dǎo)體集成電路100中，外周布線14形成于半導(dǎo)體基板10上，相對于此，本實施方式的外周布線35，在以俯視圖觀察時雖與外周布線14呈相同配置，但其形成在擴散于半導(dǎo)體基板10中的擴散層。該擴散層能夠通過晶圓工藝，與在電路區(qū)域11中形成的元件形成用的擴散層同時形成。其它結(jié)構(gòu)與第一實施方式相同。也就是說，外周布線35，在以圖8的俯視圖觀察時，是沿電路區(qū)域11和焊盤電極 Pl P8之外的半導(dǎo)體基板10的四邊的外周被配置的。并且，對外周布線35的第一端施加電源電位Vcc，外周布線35的第二端經(jīng)電阻R2施加了接地電位(Vss)。在本實施方式中，也能夠通過檢測電路15來檢測是在半導(dǎo)體集成電路100A中外周布線35斷線，還是有引起異常的電阻增大的半導(dǎo)體基板10的缺口、龜裂、樹脂層13的剝離等缺陷。特別在本實施方式中，外周布線35形成在半導(dǎo)體基板10中，因此，對半導(dǎo)體基板 10的缺口、龜裂的檢測靈敏度優(yōu)異。這是因為若產(chǎn)生半導(dǎo)體基板10的缺口、龜裂，則容易引起外周布線35的斷線或異常的電阻增大。而且，如第一以及第二實施方式所述，雖然在缺陷檢測上優(yōu)選外周布線14、35沿半導(dǎo)體基板10的四邊的外周來配置，但即使僅沿半導(dǎo)體基板10的一邊、兩邊、或三邊來配置，也能夠期待一定程度的缺陷檢測的效果。
權(quán)利要求
1.一種半導(dǎo)體集成電路，具有 半導(dǎo)體基板；電路區(qū)域，其形成在所述半導(dǎo)體基板的表面中；焊盤電極，其形成在所述半導(dǎo)體基板的表面上，且與所述電路區(qū)域的電路連接； 再布線，其形成在所述半導(dǎo)體基板的表面上，且與所述焊盤電極連接； 樹脂層，其形成在所述半導(dǎo)體基板的表面上，且形成為覆蓋所述再布線； 突起電極，其通過所述樹脂層的開口部而與所述再布線連接； 外周布線，其具有第一端和第二端，并沿所述電路區(qū)域之外的所述半導(dǎo)體基板的外周被配置，且所述第一端被施加第一電位；電阻，其被連接于所述外周布線的第二端與第二電位之間，和檢測電路，其根據(jù)所述外周布線與所述電阻的連接點的電位，產(chǎn)生異常檢測信號。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于， 還具有輸出晶體管，其輸出來自所述電路區(qū)域的電路的數(shù)據(jù)信號；和輸出控制電路，其根據(jù)由所述檢測電路產(chǎn)生的所述異常檢測信號，使所述輸出晶體管的數(shù)據(jù)信號不能輸出。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于， 還具有工作停止信號產(chǎn)生電路，其根據(jù)由所述檢測電路產(chǎn)生的所述異常檢測信號，產(chǎn)生使所述電路區(qū)域的電路的工作停止的工作停止信號。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于， 還具有控制電路，其控制所述工作停止信號產(chǎn)生電路，以使不產(chǎn)生所述工作停止信號。
5.根據(jù)權(quán)利要求1 4中任一項所述的半導(dǎo)體集成電路，其特征在于， 所述檢測電路具有反相器，該反相器的輸入端連接于所述連接點。
6.根據(jù)權(quán)利要求1 4中任一項所述的半導(dǎo)體集成電路，其特征在于，所述檢測電路具有比較器，該比較器具有第一以及第二輸入端，所述第一輸入端連接于所述連接點，所述第二輸入端被施加基準(zhǔn)電位。
7.根據(jù)權(quán)利要求1 6中任一項所述的半導(dǎo)體集成電路，其特征在于，所述外周布線是形成在所述半導(dǎo)體基板的表面上的金屬布線、多晶硅布線、或由形成于所述半導(dǎo)體基板的表面中的擴散層構(gòu)成的布線之中的任一種布線。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路，對在晶圓級封裝中是否存在芯片缺口或樹脂剝離等缺陷進行電檢測。其中，外周布線(14)沿電路區(qū)域(11)和焊盤電極P(1)～P(8)之外的半導(dǎo)體基板(10)的四邊的外周被配置。外周布線(14)是通過與焊盤電極P(1)～P(8)同層或上層的金屬布線或多晶硅布線而形成在半導(dǎo)體基板10上的。外周布線(14)的第一端被施加電源電位Vcc，外周布線(14)的第二端經(jīng)由電阻R(2)被施加接地電位(Vss)。檢測電路(15)構(gòu)成為連接于外周布線(14)與電阻R(2)的連接點N(1)，并根據(jù)該連接點N(1)的電位，產(chǎn)生異常檢測信號ERRFLG。
文檔編號H01L23/544GK102299139SQ20111017047
公開日2011年12月28日 申請日期2011年6月23日 優(yōu)先權(quán)日2010年6月24日
發(fā)明者石田亙司, 金田義宣 申請人:安森美半導(dǎo)體貿(mào)易公司