本發(fā)明實(shí)施例關(guān)于半導(dǎo)體裝置的形成方法，更特別關(guān)于改善電容結(jié)構(gòu)的頂電極的上表面輪廓與基腳輪廓的方法。

背景技術(shù)：

金屬-絕緣體-金屬電容已廣泛應(yīng)用于功能電路中，比如混合信號(hào)電路、模擬電路、射頻電路、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器、埋置的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器、以及邏輯操作電路。在系統(tǒng)單芯片的應(yīng)用中，用于不同功能電路的不同電容可整合至相同芯片，以用于不同目的。舉例來(lái)說(shuō)，在混合信號(hào)電路中，電容作為去耦電容及高頻噪音濾除器。在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與埋置的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路中，電容作為儲(chǔ)存存儲(chǔ)器。在射頻電路中，電容作為去耦的振蕩器與相移網(wǎng)路，及/或旁路電容。在微處理器中，電容用于去耦。將上述電容結(jié)合于相同芯片的現(xiàn)有方法，是于不同的金屬層中制作電容。

去耦電容用于自電性網(wǎng)路去除部份的電性網(wǎng)路。去耦電容可截?cái)噙@些電路單元造成的噪音，進(jìn)而降低產(chǎn)生噪音的電路單元影響鄰近電路。此外，去耦電容亦可用于電源，因此電源可容納電流消耗中的變異，使電源電壓中的變異最小化。當(dāng)裝置中的電流消耗變化時(shí)，電源本身將不會(huì)立刻回應(yīng)此變化。去耦電容可作為儲(chǔ)電器以維持電源電壓，其對(duì)應(yīng)數(shù)十萬(wàn)hz至數(shù)億hz之間的電流消耗頻率。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明一實(shí)施例提供的半導(dǎo)體裝置的形成方法，包括：形成電容，包括：沉積底電極層；沉積電容絕緣層于底電極層上；沉積頂電極層于電容絕緣層上；沉積介電層于頂電極層上；以及以第一制程氣體蝕刻介電層，直到露出頂電極層，其中第一制程氣體對(duì)介電層具有第一蝕刻速率，第一制程氣體對(duì)頂電極層具有第二蝕刻速率，且第一蝕刻速率與第二蝕刻速率的比例高于約5.0。

本發(fā)明一實(shí)施例提供的半導(dǎo)體裝置的形成方法，包括：沉積底電極層于晶片上；沉積電容絕緣層于底電極層上；沉積頂電極層于電容絕緣層上；沉積介電層于頂電極層上；以第一制程氣體蝕刻介電層，其中第一制程氣體包含cf4且實(shí)質(zhì)上不含其他含碳與氟的氣體；以及以第二制程氣體蝕刻頂電極層以形成頂電極，其中第二制程氣體包含氟且實(shí)質(zhì)上不含cf4，且蝕刻頂電極層后露出電容絕緣層。

本發(fā)明一實(shí)施例提供的半導(dǎo)體裝置的形成方法，包括：沉積底電極層于晶片上；沉積電容絕緣層于底電極層上；沉積頂電極層于電容絕緣層上；沉積介電層于頂電極層上；以及以第一制程氣體蝕刻介電層，直到露出頂電極層；以第二制程氣體蝕刻頂電極層以形成頂電極，其中頂電極具有上窄下寬的基腳輪廓；形成額外介電層覆蓋頂電極與蝕刻后的介電層；以及圖案化額外介電層、電容絕緣層、與底電極層以形成電容。

附圖說(shuō)明

圖1是一些實(shí)施例中，包含電容的半導(dǎo)體晶粒其剖視圖。

圖2至14是一些實(shí)施例中，晶片中的電容于其形成方法的中間階段的剖視圖。

圖15是一些實(shí)施例中，晶片中的電容其形成制程的剖視圖。

【符號(hào)說(shuō)明】

α角度

t1、t2、t3、t4、t5、t6、t7、t8厚度

2晶片

10半導(dǎo)體基板

12集成電路裝置

14層間介電層

16內(nèi)連線結(jié)構(gòu)

18、18a、18b、40、40a、40b、72、84、86、90、98介電層

20、114金屬線路

22、112通孔

24、110a、110b、110c、116導(dǎo)電結(jié)構(gòu)

28、30金屬墊

32鈍化層

36、42聚合物層

46、46a、46b、46c電容

38、50后鈍化內(nèi)連線

54電性連接物

66底電極層

68電容絕緣層

70頂電極層

70a邊緣

74、88光阻層

76非等向蝕刻制程

78虛線

80蝕刻

92硬掩模層

94、104抗反射涂層

100電容區(qū)

106溝槽

108通孔開(kāi)口

200邏輯區(qū)

302、304、306、308、310、312、314、316步驟

具體實(shí)施方式

下述內(nèi)容提供的不同實(shí)施例或?qū)嵗蓪?shí)施本發(fā)明的不同結(jié)構(gòu)。特定構(gòu)件與排列的實(shí)施例是用以簡(jiǎn)化本發(fā)明而非局限本發(fā)明。舉例來(lái)說(shuō)，形成第一構(gòu)件于第二構(gòu)件上的敘述包含兩者直接接觸，或兩者的間隔有其他額外構(gòu)件而非直接接觸。此外，本發(fā)明的多種例子中可重復(fù)標(biāo)號(hào)，但這些重復(fù)僅用以簡(jiǎn)化與清楚說(shuō)明，不代表不同實(shí)施例及/或設(shè)置之間具有相同標(biāo)號(hào)的單元之間具有相同的對(duì)應(yīng)關(guān)系。

此外，空間性的相對(duì)用語(yǔ)如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語(yǔ)可用于簡(jiǎn)化說(shuō)明某一元件與另一元件在圖示中的相對(duì)關(guān)系?？臻g性的相對(duì)用語(yǔ)可延伸至以其他方向使用的元件，而非局限于圖示方向。元件亦可轉(zhuǎn)動(dòng)90°或其他角度，因此方向性用語(yǔ)僅用以說(shuō)明圖示中的方向。

一些實(shí)施例提供包含電容的裝置晶粒/晶片與其形成方法，并說(shuō)明形成電容的中間階段。下述內(nèi)容亦說(shuō)明實(shí)施例的變化。在多種附圖與實(shí)施例中，相同標(biāo)號(hào)將用以標(biāo)示類似單元。

如圖1所示，提供晶片2，其包含半導(dǎo)體基板10。在本發(fā)明一些實(shí)施例中，半導(dǎo)體基板10為基體硅基板或絕緣層上硅基板。在本發(fā)明其他實(shí)施例中，其他半導(dǎo)體材料如包含iii族、iv族、及/或v族元素者亦可作為半導(dǎo)體基板10，比如硅鍺、碳化硅、及/或iii-v族半導(dǎo)體化合物材料。集成電路裝置12如晶體管形成于半導(dǎo)體基板10的表面上。晶片2亦可包含層間介電層14與內(nèi)連線結(jié)構(gòu)16于半導(dǎo)體基板10上。內(nèi)連線結(jié)構(gòu)16包含金屬線路20與通孔22形成于介電層18中。同層的金屬線路統(tǒng)稱為金屬層。綜上所述，內(nèi)連線結(jié)構(gòu)16可包含經(jīng)通孔22相連的多個(gè)金屬層。金屬線路20與通孔22的組成可為銅或銅合金，但亦可為其他金屬。在本發(fā)明一些實(shí)施例中，介電層18的組成為低介電常數(shù)介電材料，其介電常數(shù)可低于約3.0或低于約2.5。

金屬墊30形成于內(nèi)連線結(jié)構(gòu)16上，且可經(jīng)由金屬線路20與通孔22電性耦接至集成電路裝置12。金屬墊30可為鋁墊或鋁銅墊，但亦可為其他金屬化材料。舉例來(lái)說(shuō)，金屬墊30可含有約99.5原子％至約99.9原子％的鋁，以及約0.1原子％至約0.5原子％的銅。在本發(fā)明一些實(shí)施例中，金屬墊30物理接觸下方的內(nèi)連線結(jié)構(gòu)16其頂金屬層內(nèi)的金屬線路(或墊)。舉例來(lái)說(shuō)，圖1中的金屬墊30的下表面接觸金屬墊28的上表面。

如圖1所示，鈍化層32形成于內(nèi)連線結(jié)構(gòu)16上。鈍化層32的介電常數(shù)大于3.8，且其組成為非低介電常數(shù)的介電材料。在本發(fā)明一些實(shí)施例中，鈍化層32為復(fù)合層，其包含氧化硅層(未圖示)，與氧化硅層上的氮化硅層(未圖示)。鈍化層32的組成亦可為其他非孔洞狀的介電材料，比如未摻雜的硅酸鹽玻璃、氮氧化硅、及/或類似物。

圖案化鈍化層32，使部份鈍化層32覆蓋金屬墊30的邊緣部份，而鈍化層32中的開(kāi)口露出金屬墊30的中心部份。在本發(fā)明一些實(shí)施例中，部份的鈍化層32與部份的金屬墊30彼此等高。

聚合物層36形成于金屬墊30與鈍化層32上。圖案化聚合物層36以形成開(kāi)口，且聚合物36中的開(kāi)口露出金屬墊30的中心部份。在本發(fā)明一些實(shí)施例中，聚合物層36的組成為聚苯并惡唑。在本發(fā)明其他實(shí)施例中，聚合物層36的組成為其他聚合物如聚酰亞胺、苯并環(huán)丁烷、或類似物。聚合物層36的材料可為光敏性，不過(guò)亦可采用非光敏材料作為聚合物層36。

后鈍化內(nèi)連線38包含聚合物層36上的線路部份，以及延伸至聚合物層36中的通孔部份。因此后鈍化內(nèi)連線38可電性連接至金屬墊30。舉例來(lái)說(shuō)，后鈍化內(nèi)連線38的組成可為銅或銅合金。

聚合物層42形成于聚合物層36與后鈍化內(nèi)連線38上。在本發(fā)明一些實(shí)施例中，聚合物層42的組成為聚苯并惡唑。在其他實(shí)施例中，聚合物層42的組成為其他聚合物，比如聚酰亞胺、苯并環(huán)丁烷、或類似物。聚合物層42可為光敏性，但亦可采用非光敏性的材料。聚合物層36與42的組成可為相同種類的聚合物或不同種類的聚合物。

后鈍化內(nèi)連線50形成于聚合物層42上，且電性連接至后鈍化內(nèi)連線38及集成電路裝置12。后鈍化內(nèi)連線50包含多個(gè)再分布線路。在本發(fā)明一些實(shí)施例中，后鈍化內(nèi)連線50位于成型化合物52中(即成型化合物52圍繞后鈍化內(nèi)連線50)，并接觸聚合物層42的上表面。后鈍化內(nèi)連線50的上表面與側(cè)壁物理接觸成型化合物52。

在本發(fā)明一些實(shí)施例中，電性連接物54電性連接至后鈍化內(nèi)連線50。電性連接物54可包含金屬區(qū)，其可包含位于后鈍化內(nèi)連線50上的焊料球。電性連接物54亦可包含金屬柱。在電性連接物54包含焊料的實(shí)施例中，焊料的形成方法可為放置或電鍍，且電鍍焊料的方法與后鈍化內(nèi)連線38的形成方法類似。電性連接物54其較上部份位于成型化合物52的上表面上，而其較下部份埋置于成型化合物52中。在形成電性連接物54后，可將晶片2切割成個(gè)別的封裝體56，且每一封裝體56包含一或多個(gè)電容46與集成電路裝置12。

在本發(fā)明一些實(shí)施例中，電容46(如電容46a、電容46b、與電容46c)形成于介電層18、聚合物層36、或聚合物層42中。舉例來(lái)說(shuō)，電容46可在直接位于鈍化層32下的頂介電層中，比如電容46a。電容46亦可在頂介電層下的介電層中，比如電容46b。電容46亦可位于聚合物層36或42中，比如電容46c。在本發(fā)明一些實(shí)施例中，電容46為去耦電容，即電容46的頂電極與底電極分別電性耦接至電源線如vdd與vss。綜上所述，電容46用于濾除噪音，及/或用于降低自電源的電流消耗所造成的電壓變異的儲(chǔ)電器。在本發(fā)明其他實(shí)施例中，電容46的頂電極與底電極連接至信號(hào)線，且電容46用于濾除噪音。電容的頂電極與底電極連接至通孔，如下述制程的流程。在其他實(shí)施例中，電容46用于其他目的，比如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)單元。

圖2至14是本發(fā)明一些實(shí)施例中，形成電容46于晶片2中的中間階段其剖視圖。圖2至14所述的步驟亦說(shuō)明于圖15中的流程圖。圖2至14中的制程流程是形成電容46a于介電層18a中，如圖1所示。然而此例示性實(shí)施例的概念可用于形成電容于多種層狀物中，比如圖1中的電容46b與46c。

如圖2所示，晶片2包含用以形成電容的電容區(qū)100，用以形成圖1的集成電路裝置12(如邏輯核心裝置)的邏輯區(qū)200，以及連接至集成電路裝置12的電性連接。導(dǎo)電結(jié)構(gòu)24如圖所示，而位于導(dǎo)電結(jié)構(gòu)24下方的部份晶片2則未圖示，但兩者均如圖1所示地存在。在形成電容46a(見(jiàn)圖1)的一些實(shí)施例中，導(dǎo)電結(jié)構(gòu)24為形成于介電層18b(見(jiàn)圖1)中的金屬線路或金屬墊。在形成電容46b(見(jiàn)圖1)的一些實(shí)施例中，導(dǎo)電結(jié)構(gòu)24為形成于介電層18b下的金屬線路或金屬墊。在形成電容46c(見(jiàn)圖1)的一些實(shí)施例中，導(dǎo)電結(jié)構(gòu)24為金屬墊30或一些部份的后鈍化內(nèi)連線38。

介電層40形成于導(dǎo)電結(jié)構(gòu)24上。此步驟如圖15的步驟302所示。介電層40包含介電層40a，以及介電層40a上的介電層40b。在一些實(shí)施例中，介電層40a與介電層40b的組成為不同材料，且可為無(wú)機(jī)材料。舉例來(lái)說(shuō)，介電層40a的組成可為碳化硅。介電層40a的厚度t1可介于約至約之間。介電層40b的組成可為氧化硅。介電層40b的厚度t2可介于約至約之間。介電層40a與介電層40b的形成方法可為等離子體增強(qiáng)化學(xué)氣相沉積、低壓化學(xué)氣相沉積、原子層沉積、或類似方法。

接著如圖3所示，形成底電極層66、電容絕緣層68、頂電極層70、與介電層72。此步驟如圖15的步驟304所示。底電極層66、電容絕緣層68、頂電極層70、與介電層72可形成為毯覆層。在本發(fā)明一些實(shí)施例中，底電極層66的組成為金屬氮化物如氮化鈦，其厚度t3可介于約至約之間。在本發(fā)明一些實(shí)施例中，電容絕緣層68的組成為單層的均質(zhì)介電材料，比如氧化鋯。在本發(fā)明其他實(shí)施例中，電容絕緣層67為堆疊的介電層組成的復(fù)合層。舉例來(lái)說(shuō)，電容絕緣層68可為氧化鋯/氧化鋁/氧化鋯，其包含第一氧化鋯層、第一氧化鋯層上的氧化鋁層、以及氧化鋁層上的第二氧化鋯層。氧化鋯/氧化鋁/氧化鋯的優(yōu)點(diǎn)在于低等效氧化物厚度，因此可提高電容的電容值。電容絕緣層68的厚度t4可介于約至約之間。頂電極層70的組成可為氮化鈦，其厚度t5可介于約至約之間。介電層72可作為抗反射涂層，其組成可為氮氧化硅。介電層72的厚度t6可介于約至約之間。

如圖4所示，圖案化的光阻層74形成于介電層72上。在圖案化光阻層74時(shí)，介電層72可作為抗反射涂層。接著以非等向蝕刻制程76蝕刻介電層72。此步驟如圖15的步驟306所示。上述步驟形成的結(jié)構(gòu)如圖5所示。蝕刻介電層72的制程可為干蝕刻制程，其采用含氟的制程氣體如cf4。在本發(fā)明一些實(shí)施例中，蝕刻介電層72的制程進(jìn)行于干蝕刻腔室中，其中制程氣體的壓力可介于約2mtorr至約10mtorr之間。制程氣體的流速可介于約20sccm至約800sccm之間。用以產(chǎn)生等離子體的源功率可介于約500瓦至約700瓦之間。施加至個(gè)別蝕刻工具的吸盤(pán)的偏功率可小于約130瓦，且可介于約110瓦至約130瓦之間。蝕刻制程可采用終止點(diǎn)檢測(cè)模式。在偵測(cè)到下方的頂電極層70的信號(hào)后，即表示露出頂電極層70其至少一些上表面，并進(jìn)行過(guò)蝕刻。過(guò)蝕刻的時(shí)間，可短于介電層72的主要蝕刻時(shí)間的約25％。在開(kāi)始過(guò)蝕刻前，蝕刻介電層72的時(shí)間即稱作主要蝕刻步驟。

應(yīng)理解的是，在露出頂電極層70后，亦可蝕刻頂電極層70。在本發(fā)明一些實(shí)施例中，在主要蝕刻及過(guò)蝕刻介電層72時(shí)，蝕刻制程對(duì)介電層72的蝕刻速率與對(duì)頂電極層70的蝕刻速率之間的蝕刻選擇比需高于約5.0。這表示在蝕刻介電層72時(shí)，蝕刻制程對(duì)介電層72的蝕刻速率，遠(yuǎn)高于對(duì)頂電極層70的蝕刻速率。

由于蝕刻介電層72的制程變異與不一致性，頂電極層70其一些露出的的部份比其他部份蝕刻的更深。如此一來(lái)，在蝕刻完介電層72后，頂電極層70的部份上表面將會(huì)不平整，如圖5所示的虛線78。頂電極層70其上表面的輪廓將會(huì)保留至蝕刻(包含主要蝕刻與過(guò)蝕刻)頂電極層70時(shí)，且更保留至電容絕緣層68。綜上所述，電容絕緣層68的一些部份將比其他部份蝕刻的更多，造成凹陷產(chǎn)生于電容絕緣層68中。凹陷可能捕獲金屬化的聚合物，造成電容絕緣體漏電流或崩潰。在現(xiàn)有蝕刻介電層72的制程中，蝕刻制程對(duì)介電層72的蝕刻速率與對(duì)頂電極層70的蝕刻速率之間的蝕刻選擇比小于約1.0，造成下方的頂電極層70具有高度的輪廓不一致問(wèn)題。

此外，在蝕刻介電層72時(shí)快速蝕刻一些部份的頂電極層70，亦造成電容絕緣體中的底切。圖6b是圖6a中區(qū)域79的放大圖。如圖6b所示，在直接位于保留的頂電極70其下方蝕刻一些部份的電容絕緣層78，將產(chǎn)生底切于圖6b的區(qū)域81中。底切亦可能造成電容絕緣體崩潰。

在本發(fā)明一些實(shí)施例中，為降低頂電極層70的輪廓不一致，蝕刻介電層72的制程對(duì)介電層72與頂電極層70的蝕刻選擇性需高于約5.0，比如介于約5.0與20.0之間。綜上所述，蝕刻制程對(duì)頂電極層70其露出部份的蝕刻速率較慢，因此在蝕刻介電層72后的頂電極層70仍具有實(shí)質(zhì)上平坦的上表面。實(shí)驗(yàn)證明，當(dāng)蝕刻介電層72的制程對(duì)介電層72與頂電極層70的蝕刻選擇比高于約5.0時(shí)，電容的所有性質(zhì)如底切尺寸、電容的崩潰電壓、或類似性質(zhì)均符合規(guī)格。

在本發(fā)明一些實(shí)施例中，通過(guò)調(diào)整制程氣體與蝕刻制程條件，可調(diào)整蝕刻選擇性。舉例來(lái)說(shuō)，蝕刻制程氣體可為純cf4而無(wú)其他含氟氣體如chf3。在一些實(shí)施例中，制程氣體為純或?qū)嵸|(zhì)上純cf4，其流速％高于99％。cf4的分壓與流速占所有制程氣體的比例可高于99％?？山档推β室越档娃Z擊效應(yīng)。由于轟擊無(wú)法分辨介電層72與頂電極層70之間的差異，因此轟擊越少則蝕刻選擇性越高。

亦應(yīng)理解的是，頂電極層70與介電層72的材料影響蝕刻選擇性。舉例來(lái)說(shuō)，若介電層72的組成為氮氧化硅，而頂電極層70的組成為氮化鈦，則氮氧化硅中硅、氧、與氮的原子％以及氮化鈦中鈦與氮的原子％亦影響蝕刻選擇性。綜上所述，某一氮氧化硅層與另一氮氧化硅層中硅、氧、與氮的原子％不同，則上述兩種氮氧化硅層的蝕刻速率不同，且兩者的蝕刻選擇性亦不同。因此需進(jìn)行實(shí)驗(yàn)以確認(rèn)實(shí)際的蝕刻選擇性。在這些實(shí)驗(yàn)中，制作多種樣品晶片以具有與圖4相同的層狀物及材料，且制程氣體與蝕刻制程條件亦調(diào)整至蝕刻樣品中的介電層72，以找出最佳制程氣體與最佳制程條件，可在蝕刻介電層72時(shí)具有最大的蝕刻選擇性。

此外如圖5所示，蝕刻頂電極層70以形成電容區(qū)100中的頂電極。此步驟如圖15的步驟308所示。對(duì)頂電極層70進(jìn)行蝕刻80，形成圖6a所示的結(jié)構(gòu)。蝕刻80以圖5的光阻層74作為蝕刻掩模。蝕刻80的制程氣體與制程條件，不同于蝕刻介電層72的制程氣體與制程調(diào)件。在本發(fā)明一些實(shí)施例中，蝕刻頂電極層70與蝕刻介電層72的步驟進(jìn)行于相同的蝕刻腔室中。蝕刻80的制程氣體可包含氯為主的制程氣體如氯氣與含氟氣體如chf3。在一些實(shí)施例中，制程氣體的壓力介于約5mtorr至約10mtorr之間。制程氣體的流速可介于約20sccm至約800sccm之間，其中氯為主的氣體的流速％介于約70％至約90％之間，而含氟氣體的流速％介于約10％至約30％之間。用以產(chǎn)生等離子體的源功率可介于約1000瓦至約1500瓦之間。偏功率可介于約80瓦至約100瓦之間。頂電極層70的主要蝕刻亦可采用終止點(diǎn)檢測(cè)模式。

在偵測(cè)到下方的電容絕緣層68的信號(hào)后，即表示露出電容絕緣層68其至少一些上表面，并進(jìn)行過(guò)蝕刻。過(guò)蝕刻的時(shí)間，可短于頂電極層70的主要蝕刻時(shí)間的約35％至約45％之間。

在圖6a與6b所示的一些實(shí)施例中，即采用本發(fā)明實(shí)施例所述的蝕刻方法，蝕刻后的頂電極層70具有實(shí)質(zhì)上垂直的邊緣。在其他實(shí)施例中，蝕刻后的頂電極層70可具有圖6b所示的基腳輪廓，其中蝕刻后的頂電極層70的邊緣70a為平直的斜面，且蝕刻后的頂電極層70的較下部份比較上部份寬，且其較上部份的寬度朝較下部份的寬度逐漸增加。舉例來(lái)說(shuō)，上述斜面的角度α可小于約85°或80°。

接著如圖7所示，形成一或多個(gè)介電層。此步驟如圖15的步驟310所示。圖7顯示例示性的介電層84與介電層86。在本發(fā)明一些實(shí)施例中，介電層84的組成可為氧化硅，其厚度t7可介于約至約之間。介電層86的組成可為氮化硅，其厚度t8可介于約至約之間。接著形成圖案化的光阻層88于介電層86上。

如圖8所示，以蝕刻制程圖案化底電極層66、電容絕緣層68、介電層84、與介電層86。此步驟如圖15的步驟312所示。位于電容區(qū)100中的圖案化層狀物形成電容46。在電容46中，包含底電極層66、電容絕緣層68、與頂電極層70。因此電容46為金屬-絕緣物-金屬電容。接著移除圖案化的光阻層88。

接著如圖9所示，形成介電層90后平坦化介電層90。當(dāng)形成電容46a或電容46b時(shí)(見(jiàn)圖1)，介電層90的組成可為低介電常數(shù)介電材料。在其他實(shí)施例中，介電層90可為聚合物層36或聚合物層42，如圖1所示的實(shí)施例。介電層90的厚度可介于約至約之間。在介電層90上可進(jìn)一步形成硬掩模層92與抗反射涂層94。在一些實(shí)施例中，硬掩模層92的組成為氮化硅，其厚度可介于約至約之間。抗反射涂層94的組成可為氮氧化硅，其厚度可介于約至約之間。

接著圖案化硬掩模層92，再移除抗反射涂層94，以形成圖10所示的結(jié)構(gòu)。因此形成開(kāi)口96于硬掩模層92中，以露出下方的介電層90。后續(xù)步驟形成介電層98，如圖11所示。介電層98的厚度可介于約至約之間。介電層90、硬掩模層92、與介電層98的形成步驟如圖15的步驟314所示。介電層90與介電層98的組成可為相同或不同材料。抗反射涂層104形成于介電層98上，且其組成可為氮氧化硅?？狗瓷渫繉?04的厚度可介于約至約之間。

如圖12所示，進(jìn)行光微影制程圖案化抗反射涂層104(見(jiàn)圖11)、介電層98、硬掩模層92、與介電層90，以形成溝槽106(于介電層98中)及通孔開(kāi)口108(于介電層90中)。通孔開(kāi)口108的圖案，是由硬掩模層92的圖案與開(kāi)口96(見(jiàn)圖10)的尺寸與位置所定義。綜上所述，溝槽106與通孔開(kāi)口108可形成于相同的蝕刻制程中。通孔開(kāi)口108露出頂電極層70與底電極層66。通孔開(kāi)口108的一者，露出邏輯區(qū)200中導(dǎo)電結(jié)構(gòu)24的一者。

如圖13所示，將擴(kuò)散阻障層填入溝槽106與通孔開(kāi)口108，再將導(dǎo)電材料填至擴(kuò)散阻障層上，以形成導(dǎo)電結(jié)構(gòu)110a、110b、與110c。擴(kuò)散阻障層的組成可為鈦、氮化鈦、鉭、或氮化鉭。導(dǎo)電材料的組成可為銅、鋁、鎢、鈷、或上述的合金。此步驟如圖15的步驟316所示。上述填入擴(kuò)散阻障層與導(dǎo)電材料的步驟可為選擇性電鍍，比如無(wú)電電鍍。導(dǎo)電結(jié)構(gòu)110a、110b、與110c分別電性連接至頂電極層70、底電極層66、與導(dǎo)電結(jié)構(gòu)24。

如圖13所示，導(dǎo)電結(jié)構(gòu)110a、110b、與110c包含介電層98中的較上部份，與介電層90中的較下部份。較上部份可進(jìn)一步穿過(guò)硬掩模層92，并稍微延伸至介電層90中。導(dǎo)電結(jié)構(gòu)110c包含通孔112與金屬線路114，其可使集成電路結(jié)構(gòu)12連接至上方的金屬墊30(見(jiàn)圖1)。

在形成圖13所示的結(jié)構(gòu)后，進(jìn)行后續(xù)制程以形成導(dǎo)電結(jié)構(gòu)116，如圖14所示。導(dǎo)電結(jié)構(gòu)116可為金屬墊30、后鈍化內(nèi)連線38、或后鈍化內(nèi)連線50，端視電容46所在的位置。導(dǎo)電結(jié)構(gòu)116可連接至電源如vdd或vss。

本發(fā)明實(shí)施例具有一些優(yōu)點(diǎn)。通過(guò)在蝕刻抗反射涂層時(shí)，增加抗反射涂層與頂電極層的蝕刻選擇性，可讓電容具有較平坦的上表面輪廓與較少的底切，進(jìn)而改善電容的可信度。此外，增加蝕刻選擇性可讓電容的頂電極具有基腳輪廓，其較下部份比較上部份寬，且其較上部份的寬度朝較下部份的寬度逐漸增加，可降低扭結(jié)產(chǎn)生的可能性。

在本發(fā)明一些實(shí)施例中，方法包括形成電容，包括：沉積底電極層；沉積電容絕緣層于底電極層上；沉積頂電極層于電容絕緣層上；以及沉積介電層于頂電極層上。以第一制程氣體蝕刻介電層，直到露出頂電極層。第一制程氣體對(duì)介電層具有第一蝕刻速率，第一制程氣體對(duì)頂電極層具有第二蝕刻速率，且第一蝕刻速率與第二蝕刻速率的比例高于約5.0。

在本發(fā)明一些實(shí)施例中，方法包括：沉積底電極層于晶片上；沉積電容絕緣層于底電極層上；沉積頂電極層于電容絕緣層上；沉積介電層于頂電極層上；以及以第一制程氣體蝕刻介電層。第一制程氣體包含cf4且實(shí)質(zhì)上不含其他含碳與氟的氣體。接著以第二制程氣體蝕刻頂電極層以形成頂電極，其中第二制程氣體包含氟且實(shí)質(zhì)上不含cf4。蝕刻頂電極層后露出電容絕緣層。

在本發(fā)明一些實(shí)施例中，方法包括：沉積底電極層于晶片上；沉積電容絕緣層于底電極層上；沉積頂電極層于電容絕緣層上；沉積介電層于頂電極層上；以及以第一制程氣體蝕刻介電層，直到露出頂電極層。接著以第二制程氣體蝕刻頂電極層以形成頂電極。頂電極具有上窄下寬的基腳輪廓。形成額外介電層覆蓋頂電極與蝕刻后的介電層；以及圖案化額外介電層、電容絕緣層、與底電極層以形成電容。

上述實(shí)施例的特征有利于本技術(shù)領(lǐng)域中具有通常知識(shí)者理解本發(fā)明。本技術(shù)領(lǐng)域中具有通常知識(shí)者應(yīng)理解可采用本發(fā)明作基礎(chǔ)，設(shè)計(jì)并變化其他制程與結(jié)構(gòu)以完成上述實(shí)施例的相同目的及/或相同優(yōu)點(diǎn)。本技術(shù)領(lǐng)域中具有通常知識(shí)者亦應(yīng)理解，這些等效置換并未脫離本發(fā)明精神與范疇，并可在未脫離本發(fā)明的精神與范疇的前提下進(jìn)行改變、替換、或更動(dòng)。