半導(dǎo)體裝置及其形成方法
【專利摘要】本發(fā)明公開一種半導(dǎo)體裝置及其形成方法。其半導(dǎo)體裝置包含基板，基板上包含第一源極/漏極構(gòu)件及第二源極/漏極構(gòu)件，半導(dǎo)體裝置進(jìn)一步包含第一納米線于第一源極/漏極構(gòu)件上及第二納米線于第二第一源極/漏極構(gòu)件上，其第一納米線從第一源極/漏極構(gòu)件的上表面垂直延伸而其第二納米線從第二源極/漏極構(gòu)件的上表面垂直延伸，半導(dǎo)體裝置進(jìn)一步包含第三納米線從第一納米線上端延伸至第二納米線上端，其中第一納米線、第二納米線及第三納米線間形成一通道，通道具有垂直和水平部分。納米線可用以在環(huán)繞式柵極配置中形成場效應(yīng)晶體管，其中柵極堆疊環(huán)繞通道以改善柵極控制。
【專利說明】
半導(dǎo)體裝置及其形成方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種半導(dǎo)體裝置及其形成的方法，尤其涉及一種場效應(yīng)晶體管及其形成方法。
【背景技術(shù)】
[0002]現(xiàn)代集成電路中，晶體管是很關(guān)鍵的元件，為了滿足越來越快速的切換速度的需求，晶體管的驅(qū)動電流必須越來越高，同時晶體管中的柵極長度也逐漸縮小。而縮小柵極長度會導(dǎo)致不樂見的短溝道效應(yīng)(short-channel effects)而損及柵極所控制的電流。在短溝道效應(yīng)中不論是漏極引致能障下降或次臨界斜率降低皆會導(dǎo)致晶體管的效能降低。
[0003]使用多柵極晶體管結(jié)構(gòu)可幫助改善通道上柵極的靜電控制進(jìn)而緩解短溝道效應(yīng)，因而發(fā)展出鰭式場效應(yīng)晶體管(FinFET)。為了更進(jìn)一步增加通道的控制及降低短溝道效應(yīng)，于是發(fā)展出有環(huán)繞式柵極結(jié)構(gòu)(GAA)的晶體管，其中相應(yīng)的晶體管也均采環(huán)繞式柵極晶體管。在環(huán)繞式柵極晶體管中，柵極介電層和柵極電極完整環(huán)繞通道區(qū)域，此種結(jié)構(gòu)配置不僅具備好的通道控制且降低短溝道效應(yīng)。

【發(fā)明內(nèi)容】

[0004]在本發(fā)明一實(shí)施例中提供一種半導(dǎo)體裝置，其包含:一基板，該基板有一第一源極/漏極構(gòu)件及一第二源極/漏極構(gòu)件生成于其上，及一第一納米線于第一源極/漏極構(gòu)件上，第一納米線自第一源極/漏極構(gòu)件的上表面垂直延伸。該半導(dǎo)體裝置進(jìn)一步包括一第二納米線于第二源極/漏極構(gòu)件上、第二納米線自第二源極/漏極構(gòu)件的上表面垂直延伸、及一第三納米線自第一納米線的頂端延伸至第二納米線的頂端，其中第一納米線、第二納米線及第三納米線形成一通道。
[0005]在本發(fā)明的又一實(shí)施例中提供一種半導(dǎo)體裝置，其包含:一半導(dǎo)體鰭自一基板及一半導(dǎo)體鰭的第一端的第一納米線延伸，第一納米線自半導(dǎo)體鰭的上表面垂直延伸。半導(dǎo)體裝置進(jìn)一步包含一第二納米線于第二端的半導(dǎo)體鰭，第二納米線自半導(dǎo)體鰭的上表面垂直延伸，其中第一納米線、第二納米線及半導(dǎo)體鰭形成一晶體管的通道。
[0006]在本發(fā)明的再一實(shí)施例中提供一種形成半導(dǎo)體裝置的方法，該方法包含形成一第一源極/漏極構(gòu)件及一第二源極/漏極構(gòu)件于基板上、形成一第一介電層于第一源極/漏極構(gòu)件及第二源極/漏極構(gòu)件上、圖案化第一介電層以行稱第一開口及第二開口于其中、第一源極/漏極構(gòu)件露出于第一開口且第二源極/漏極構(gòu)件露出于第二開口。該方法進(jìn)一步包含使第一納米線于第一開口及第二納米線于第二開口外延成長、第一納米線自第一源極/漏極構(gòu)件的上表面垂直延伸及第二納米線自第二源極/漏極構(gòu)件的上表面垂直延伸、生成一第二介電層于第一介電層并圍繞第一納米線及第二納米線。該方法進(jìn)一步包含圖案化第二介電層以形成一第三開口于其中、至少一部分的第一納米線及至少一部分的第二納米線于第三開口露出、及形成第三納米線于第三開口，第三納米線自第一納米線的上表面延伸至第二納米線的上表面。
[0007]以下結(jié)合附圖和具體實(shí)施例對本發(fā)明進(jìn)行詳細(xì)描述，但不作為對本發(fā)明的限定。
【附圖說明】
[0008]圖1A-圖13B為根據(jù)本發(fā)明多個半導(dǎo)體裝置工藝的俯視及剖視圖的實(shí)施例；
[0009]圖14為根據(jù)本發(fā)明生成半導(dǎo)體裝置的方法的流程圖；
[0010]圖15A-圖24B為根據(jù)本發(fā)明多個半導(dǎo)體裝置工藝的俯視及剖視圖的實(shí)施例；
[0011]圖25為根據(jù)本發(fā)明生成半導(dǎo)體裝置的方法的流程圖；
[0012]圖26A-圖33B為根據(jù)本發(fā)明多個半導(dǎo)體裝置工藝的俯視及剖視圖的實(shí)施例；
[0013]圖34為根據(jù)本發(fā)明生成半導(dǎo)體裝置的方法的流程圖；
[0014]圖35A-圖42B為根據(jù)本發(fā)明多個半導(dǎo)體裝置工藝的俯視及剖視圖的實(shí)施例；
[0015]圖43為根據(jù)本發(fā)明生成半導(dǎo)體裝置的方法的流程圖。
[0016]其中，附圖標(biāo)記
[0017]100 半導(dǎo)體裝置
[0018]101 基板
[0019]103 第一構(gòu)件
[0020]105 第二構(gòu)件
[0021]201 STI 結(jié)構(gòu)
[0022]301 介電層
[0023]303 第一開口
[0024]305 第二開口
[0025]401 第一納米線
[0026]403 第二納米線
[0027]501 柵極介電層
[0028]503 功函數(shù)層
[0029]701 介電層
[0030]801 開口
[0031]901 第三納米線
[0032]1001 介電層
[0033]1003 開口
[0034]1101 柵極介電層
[0035]1103 功函數(shù)層
[0036]1105 柵極
[0037]1201 ILD層
[0038]1203 第一開口
[0039]1205 第二開口
[0040]1207 第三開口[0041 ]1301 第一接觸插塞
[0042]1303 第二接觸插塞
[0043]1305 第三接觸插塞
[0044]1400方法
[0045]1401 ?1409 步驟
[0046]1500半導(dǎo)體裝置
[0047]1501基板
[0048]1503第一構(gòu)件
[0049]1505第二構(gòu)件
[0050]1701模板層
[0051]1703第一開口
[0052]1705第二開口
[0053]1801第一納米線
[0054]1803第二納米線
[0055]1901介電層
[0056]2001開口
[0057]2101第三納米線
[0058]2201介電層
[0059]2203開口
[0060]2301柵極介電層[0061 ]2203開口
[0062]2301柵極介電層
[0063]2303功函數(shù)層
[0064]2305柵極
[0065]2401ILD 層
[0066]2403第一接觸插塞
[0067]2405第二接觸插塞
[0068]2407第三接觸插塞
[0069]2500方法
[0070]2501 ?2507 步驟
[0071]2600半導(dǎo)體裝置
[0072]2601基板
[0073]2603構(gòu)件
[0074]2603半導(dǎo)體鰭
[0075]2603a ?2603c 半導(dǎo)體層
[0076]2701半導(dǎo)體層
[0077]2701a ?2701c 半導(dǎo)體殼
[0078]2701d第一源極/漏極構(gòu)件
[0079]2701e第二源極/漏極構(gòu)件[0080 ]3001介電層
[0081 ]3101開口
[0082]3201柵極介電層
[0083]3203功函數(shù)層
[0084]3205柵極
[0085]3301ILD層
[0086]3305第二接觸插塞
[0087]3307第三接觸插塞
[0088]3400方法
[0089]3401 ?3407 步驟
[0090]3500半導(dǎo)體裝置
[0091]3501基板
[0092]3503半導(dǎo)體鰭
[0093]3601STI結(jié)構(gòu)
[0094]3603模板層
[0095]3605第一開口
[0096]3607第二開口
[0097]3701第一納米線
[0098]3703第二納米線
[0099]3801介電層
[0100]3901開口
[0101]4001柵極介電層
[0102]4003功函數(shù)層
[0103]4101介電層
[0104]4201ILD層
[0105]4203第一接觸插塞
[0106]4205第二接觸插塞
[0107]4207第三接觸插塞
[0108]4300方法
[0109]4301 ?4305 步驟
【具體實(shí)施方式】
[0110]下文揭露實(shí)施不同構(gòu)件的標(biāo)的的各種不同的具體實(shí)施例。各個不同實(shí)施例的元件及其配置描述如下以簡化此揭露，但本發(fā)明不以此實(shí)施例的揭露為限。例如，第一構(gòu)件于/與第二構(gòu)件的形成可包含第一構(gòu)件和第二構(gòu)件直接接觸的形成亦可為包含其他額外的構(gòu)件形成于第一構(gòu)件和第二構(gòu)件中，而第一構(gòu)件和第二構(gòu)件并未直接接觸。此外，下列揭露可能有重復(fù)參考圖號碼及/或字母于多個實(shí)施例中，此重復(fù)僅為了簡化敘述的目的而非各個實(shí)施例或結(jié)構(gòu)中彼此間互相有關(guān)聯(lián)。
[0111]此外，使用諸如其下、之下、下方、其上、上方等相對空間的用語僅為了方便敘述圖中各元件及構(gòu)件間的關(guān)系。相對空間的用語用來敘述圖中元件或操作上的各個不同方位。此裝置亦可被轉(zhuǎn)向(90°旋轉(zhuǎn)或其他方位)而此間的相對空間用語敘述亦同樣隨之轉(zhuǎn)向。
[0112]以下提供數(shù)種關(guān)于場效應(yīng)晶體管(FET)及其形成的方法的實(shí)施例，其中繪示形成場效應(yīng)晶體管的中間階段及各種不同實(shí)施例。在各種角度及各個實(shí)施例中，一樣的實(shí)施例號碼標(biāo)示一樣的元件。
[0113]下述的實(shí)施例提供一種場效應(yīng)晶體管其具有由垂直和水平的納米線形成的一或多個通道，因此通道具有垂直和水平部分。納米線可用以在環(huán)繞式柵極配置中形成場效應(yīng)晶體管，其中柵極堆疊環(huán)繞通道以改善柵極控制。此處的場效應(yīng)晶體管亦可參照環(huán)繞式柵極場效應(yīng)晶體管(GAA FETs)。此外垂直和水平的納米線用以使形成的場效應(yīng)晶體管在圖案化工藝中具有不同的柵極長度。
[0114]圖1A-圖13B繪示根據(jù)一些實(shí)施例中形成半導(dǎo)體元件110的各種中間階段。圖1A-圖13B顯示頂視及剖視視圖，圖中標(biāo)示“A”代表頂視視角而圖中標(biāo)示“B”表示“A”圖中延B-B，線剖面的剖視圖。
[0115]首先參照圖1A及圖1B，部分的基板101上有一第一構(gòu)件103和一第二構(gòu)件105?；?01可為硅基板，其亦可為其他如第三族、第四族及/或第五族元素組成的基板，例如鍺、鎵、砷及其組成?；?01亦可為絕緣層上覆硅(SOI)。通常，一絕緣層上覆硅基板包含一層半導(dǎo)體材料(亦即硅、鍺及/或此類)覆于絕緣層上。絕緣層可為例如氧化埋層或氧化硅層。亦可使用包含多層基板(mult1-layered substrates)、梯度基板(gradient substrates)、混合配向基板(hybrid orientat1n substrates)、及/或任何此類組合。如下所述的細(xì)節(jié)，在一些實(shí)施例中，部分基板摻入P型雜質(zhì)(如硼或銦)或η型雜質(zhì)(如磷、砷或銻)。摻雜的區(qū)域會降低阻抗而因此做為如接下來所形成的元件的源極/漏極區(qū)域元件，元件例如場效應(yīng)晶體管。
[0116]在一些實(shí)施例中，圖案化基板101用來形成第一構(gòu)件103和第二構(gòu)件105。基板101可利用適當(dāng)?shù)奈⒂昂臀g刻技術(shù)來圖案化。在一些實(shí)施例中，光阻材料(未圖示)形成于基板上，接著進(jìn)行遮罩、曝光、顯影工藝。在光阻材料圖案化后，實(shí)施蝕刻工藝移除底下不想要的基板101部分。額外的遮罩(未圖示)，如硬遮罩可使用于蝕刻工藝。隨后，利用如光阻去除工藝結(jié)合濕式清洗工藝移除光阻材料。在其中一個實(shí)施例中基板101包含硅，利用如干式等離子蝕刻氯氣(Cl2)、溴化氫(HBr)、四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等類似物的蝕刻氣體對基板101進(jìn)行非等向蝕刻。如下所述的細(xì)節(jié)，第一構(gòu)件103和第二構(gòu)件105分別摻入適當(dāng)?shù)膿诫s物后而可作為半導(dǎo)體裝置100中第一源極/漏極構(gòu)件103和第二源極/漏極構(gòu)件105。
[0117]進(jìn)一步參照圖1A和圖1Β，圖示的實(shí)施例中，第一構(gòu)件103和第二構(gòu)件105由圖案化基板101所形成，并從而包含與基板101同樣材料。在其他實(shí)施例中，第一構(gòu)件103和第二構(gòu)件105可經(jīng)由如外延增長工藝(epitaxial growth process)形成于基板上。在此實(shí)施例中，第一構(gòu)件103和第二構(gòu)件105可包含一與基板101不同的材料。
[0118]參照圖2A和2圖B，一淺溝槽隔離(STI)結(jié)構(gòu)形成于基板101上并環(huán)繞著第一構(gòu)件103和第二構(gòu)件105。在一些實(shí)施例中，淺溝槽隔離(STI)結(jié)構(gòu)201可包含介電材料如氧化硅、氮化娃、氮氧化娃、氟摻雜娃玻璃(fluoride-doped silicate glass，F(xiàn)SG)、低介電材料如碳摻雜氧化物、超低介電材料如多孔碳摻雜氧化硅、聚合物如聚酰亞胺、及類似物的結(jié)合等。一些實(shí)施例中，淺溝槽隔離(STI)結(jié)構(gòu)201可由如化學(xué)氣相沉積(CVD)、一旋涂工藝、一熱氧化工藝，或其他可接受的工藝所形成。在一些工藝中，一淺溝槽隔離結(jié)構(gòu)201的介電材料形成于基板101上。隨后，移除部分延伸至第一構(gòu)件103及第二構(gòu)件105上表面的介電材料并露出第一構(gòu)件103及第二構(gòu)件105的上表面，使第一構(gòu)件103及第二構(gòu)件105的上表面實(shí)質(zhì)上與淺溝槽隔離(STI)結(jié)構(gòu)201的上表面形成一共平面。在一些實(shí)施例中，多余部分的介電材料可利用如蝕刻工藝、研磨工藝、化學(xué)機(jī)械研磨工藝等類似方式移除。
[0119]在一些實(shí)施例中，半導(dǎo)體裝置101中第一構(gòu)件103及第二構(gòu)件105分別進(jìn)行摻雜以形成第一源極/漏極構(gòu)件103及第二源極/漏極構(gòu)件105。在一些實(shí)施例中半導(dǎo)體裝置100為一η型FET(NFET)且基板101包含硅，其第一構(gòu)件103和第二構(gòu)件105可利用如磷或砷而成為η型摻雜。在一些實(shí)施例中半導(dǎo)體裝置110為一 P型FET(NFET)且基板101包含硅，其第一構(gòu)件103和第二構(gòu)件105可利用如硼而成為P型摻雜。在一些實(shí)施例中，第一構(gòu)件103及第二構(gòu)件105可利用離子布植等類似方式摻雜。在一些實(shí)施例中第一構(gòu)件103及第二構(gòu)件105由外延成長的材料所形成，第一構(gòu)件103及第二構(gòu)件105在外延成長工藝可為原位摻雜(in-situdoped)ο
[0120]參照圖3A及圖3B，一介電層301形成于淺溝槽隔離(STI)結(jié)構(gòu)201、第一源極/漏極構(gòu)件103及第二源極/漏極構(gòu)件105上。在一些實(shí)施例中，介電層301可包含氮化硅、氧化硅、氧化鋁、碳化硅、氮氧化硅或類似物等，且其可利用如化學(xué)氣相沉積(CVD)、等離子加強(qiáng)化學(xué)氣相沉積(PECVD)、低壓化學(xué)氣相沉積(LPCVD)、熱氧化諸等類似方法生成。
[0121]在一些實(shí)施例中，如圖3A及圖3B所示，利用如適當(dāng)?shù)奈⒂凹夹g(shù)及蝕刻工藝圖案化介電層301以生成一第一開口 303及一第二開口 305于其中。第一開口 303露出第一源極/漏極構(gòu)件103而第二開口 305使第二源極/漏極構(gòu)件105露出。在繪示的實(shí)施例中，第一開口 303及第二開口 305的俯視形狀為圓形。然而在其他實(shí)施例中，第一開口 303及第二開口 305的俯視形狀可為多邊形，例如:三角形、矩形、六邊形諸如此類等。在一些實(shí)施例中，第一開口303及第二開口 305有一相同的介于2nm至約50nm的橫向尺寸。如下述的細(xì)節(jié)，垂直納米線(參見圖4A和圖4B)形成于第一開口 303及第二開口 305且介電層301充當(dāng)納米線形成的模板層，于是介電層301可被當(dāng)作一模板層301。此外，開口的寬度尺寸可控制隨后生成的納米線的寬度。在一些實(shí)施例中納米線的寬度可與其對應(yīng)的開口的寬度尺寸相同。
[0122]進(jìn)一步參照圖3A及圖3B，在繪示的實(shí)施例中，單一的開口對(如第一開口 303及第二開口305)形成于模板層301中，然而，熟悉此項(xiàng)技藝人士皆了解多于一個開口對可形成于模板層301中，端示之后形成于基板101上的半導(dǎo)體裝置(如半導(dǎo)體裝置100)的數(shù)量。如下所述的細(xì)節(jié)，開口對間的距離(如第一開口 303及第二開口 305)決定隨后形成的半導(dǎo)體裝置(如半導(dǎo)體裝置100)的通道的長度。因而，形成多個開口對時有不同的開口間距，即形成半導(dǎo)體裝置中不同的通道長度。在一些實(shí)施例中，多個開口對可利用單一圖案化工藝生成。因而，單一圖案化工藝有利于控制半導(dǎo)體裝置中的通道長度。在一些實(shí)施例中，第一開口303及第二開口 305間的距離D2介于約5nm至約10nm間。
[0123]參照圖4A及圖4B，第一納米線401及第二納米線403分別生成于第一開口 303及第二開口 305。如下所述的細(xì)節(jié)，第一納米線401及第二納米線403形成垂直部分的半導(dǎo)體裝置100的通道。在一些實(shí)施例中，第一納米線401及第二納米線403可包含II1-V族合成物的半導(dǎo)體材料且可利用如選擇區(qū)域金屬-有機(jī)化學(xué)氣相沉積(MOCVD)外延成長。典型第三族材料可包含鎵(Ga)、銦(In)、和鋁(Al)，及適合的先驅(qū)物其可包含三甲烷基銦(TMIn)、三乙烷基鎵(TeGa)、三甲烷基鎵(TMGa)、三甲烷基鋁(TMAl)、三三甲基丁基鋁(tritertiarybutylaluminum,TTBA1)或其類似物。典型五族材料可包含砷(As)、鋪(Sb)、磷(P)，和祕(Bi)，及適合的先驅(qū)物其可包含三丁基砷(tributyl arsenic,TBA)、砷化氫(AsH3)、磷化氫(PH3)、三丁基磷(tributyl phosphorus , TBP)、三甲基鋪(trimethyl antimony , TMSb)、三乙基鋪(triethyl antimony，TESb)、三苯基祕(triphenyl bismuth,TPB)或其類似物。
[0124]在一些實(shí)施例中，外延成長工藝中的工藝參數(shù)可被調(diào)節(jié)，如此一來可在維持由第一開口 303及第二開口 305的寬度尺寸D1所決定的寬度下控制第一納米線401及第二納米線403成長于垂直方向(一個實(shí)質(zhì)上垂直于第一源極/漏極構(gòu)件103及第二源極/漏極構(gòu)件105上表面的方向)ο由此第一開口 303及第二開口 305的寬度尺寸控制第一納米線401及第二納米線403的寬度。在一些實(shí)施例中，第一納米線401的長度及第二納米線403的長度由外延成長工藝的持續(xù)時間控制。在一些實(shí)施例中，第一納米線401及第二納米線403形成于外延成長工藝，第一納米線401及第二納米線403的長度實(shí)質(zhì)上會相同。在一些實(shí)施例中，第一納米線401及第二納米線403的長度LI介于約5nm至約5μηι。
[0125]參照圖5Α至圖6Β，第一部分的柵極堆疊包含形成一柵極介電層501及一功函數(shù)層503覆蓋第一納米線401及第二納米線403。圖5Α和圖5Β，柵極介電層501形成于模板層301及第一納米線401和第二納米線403的側(cè)璧及其上表面。在一些實(shí)施例中，柵極介電層501包含一或多層高介電材料。通常高介電材料其介電常數(shù)(k值)高于3.9。例如，柵極介電材料501可包含一或多層的金屬氧化物或氟化氫，鋁，鋯的硅酸鹽及其組成或其的多層。其他適合的金屬可包含鑭、鎂、鋇、鈦、鉛所形成的金屬氧化物，金屬合金氧化物或其組成。在一些實(shí)施例中，柵極介電層501可藉由原子層沉積法(ALD)、化學(xué)沉積法(CVD)、等離子體加強(qiáng)化學(xué)氣相沉積法(PECVD)、分子束沉積法(MBD)或類似方法生成。
[0126]進(jìn)一步參照圖5A及圖5B，在一些實(shí)施例中功函數(shù)層503形成于柵極介電層501上。功函數(shù)層503可被用于調(diào)節(jié)接下來形成的柵極層的功函數(shù)以生成適合特定型態(tài)的半導(dǎo)體裝置100如η型場效晶體管(NFET)或P型場效晶體管(PFET)的功函數(shù)。在一些實(shí)施例中半導(dǎo)體裝置100為η型場效晶體管，功函數(shù)層503可包含一或多層的如鈦、銀、鋁、鋁化鈦(TiAl)、氮鋁化鈦(TiAlN)、碳鋁化鈦(TiAlC)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮硅化鉭(TaSiN)、碳鋁化鉭(TaAlC)、錳、鋅及其類似物。在其他的實(shí)施例中半導(dǎo)體裝置100為P型場效晶體管，功函數(shù)層503可包含一或多層的如氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)、鈷(Co)及其類似物。在一些實(shí)施例中可利用如原子層沉積法(ALD)、化學(xué)沉積法(CVD)、等離子體加強(qiáng)化學(xué)氣相沉積法(PECVD)、分子束沉積法(MBD)或類似方法形成功函數(shù)層503。
[0127]參照圖6A和圖6B，部分柵極介電層501及其功函數(shù)層503被移除而使柵極介電層501和功函數(shù)層503保留在第一納米線401及第二納米線403的側(cè)璧上。此外，頂端部分的第一納米線401及第二納米線403露出。在一些實(shí)施例中，可利用如適當(dāng)?shù)姆堑认蛭g刻工藝移除部分的柵極介電層501及功函數(shù)層503。
[0128]參照圖7A及圖7B，形成一介電層701于基板101上且環(huán)繞著第一納米線401及第二納米線403。類似淺溝槽隔離結(jié)構(gòu)的候選材料及類似的候選方式亦可用于形成介電層701，其描述便不再于此重復(fù)。隨后，移除部分延伸至第一納米線401及第二納米線403的上表面的介電層701以露出第一納米線401及第二納米線403的上表面使第一納米線及第二納米線的上表面實(shí)質(zhì)上與介電層701的上表面為一共平面。在一些實(shí)施例中，多余部分的介電層701可使用如蝕刻工藝、研磨工藝、化學(xué)機(jī)械研磨工藝或其類似方法移除。
[0129]參照圖8A及圖SB，形成一個開口 801于介電層701以露出頂端部分的第一納米線401及第二納米線403。在一些實(shí)施例中利用適當(dāng)?shù)奈⒂凹拔g刻工藝圖樣化介電層701以形成開口801。在一些實(shí)施例中，開口801形成一深度使柵極介電層501及功函數(shù)層503的上表面露出。在一些實(shí)施例中，開口 801的寬度W1介于約2nm至約50nm，開口 801的深度D3介于約2nm至約50nm。如下述的細(xì)節(jié)，一第三納米線901(參見圖9A及圖9B)形成于開口801中。在一些實(shí)施例中，第三納米線901可當(dāng)作半導(dǎo)體裝置100的水平部分的通道。
[0130]參照圖9A及圖9B，第三納米線901形成于開口801中。在一些實(shí)施例中，第三納米線901形成半導(dǎo)體裝置100中水平部分的通道。在繪示的實(shí)施例中，通道包含第一納米線401、第二納米線403、及第三納米線901。在一些實(shí)施例中，第三納米線901可由候選材料(如II1-V族合成物的半導(dǎo)體)形成，如同第一納米線401及第二納米線403，此處則不再重復(fù)敘述。在一些實(shí)施例中，第三納米線901可利用適當(dāng)?shù)某练e方式形成。隨后，可移除部分延伸至介電層701的第三納米線901使得上表面的第三納米線901實(shí)質(zhì)上與介電層701為一共平面。在一些實(shí)施例中，可利用如蝕刻工藝、研磨工藝、化學(xué)機(jī)械研磨工藝或類似方法移除多余部分的第三納米線901。第三納米線901的尺寸由開口 801的尺寸決定，而第三納米線可參照微影形成的納米線，第一納米線401及第二納米線403可參照外延形成的納米線。在繪示的實(shí)施例中，第三納米線901的寬度等于開口801的寬度1而第三納米線的高度等于開口801的深度
D3o
[0131]參照圖1OA及圖10B，一介電層1001形成于介電層701及第三納米層901上。在一些實(shí)施例中，介電層1001可藉由類似如淺溝槽隔離(STI)結(jié)構(gòu)201的候選材料且利用類似的候選方法形成，而其描述便不在此處重復(fù)。在一些實(shí)施例中，介電層701及介電層1001可包含一樣的材料。在一些實(shí)施例中，介電層701及介電層1001可包含不同的材料。隨后，可利用如研磨工藝、化學(xué)機(jī)械研磨工藝或其類似方法將上表面的介電層1001平面化。
[0132]進(jìn)一步參照圖1OA及圖10B，一開口 1003形成于一介電層1001的上表面。在一些實(shí)施例中，開口 1003從介電層1001延伸至介電層701的側(cè)璧，使納米線901的上下表面皆露出。如下述的細(xì)節(jié)，一第二部分的柵極堆疊形成于開口 1003。在一些實(shí)施例中，介電層1001及介電層701可利用適當(dāng)?shù)奈⒂凹拔g刻工藝圖案化。在一些實(shí)施例中介電層701及介電層1001包含一相同的材料，介電層701及介電層1001可藉由單次蝕刻工藝選擇性蝕刻。在一些實(shí)施例中介電層701及介電層1001包含不同的材料，介電層701及介電層1001藉由多次蝕刻工藝選擇性蝕刻(例如;兩次蝕刻工藝)。
[0133]參照圖1lA及圖11B，一第二部分的柵極堆疊包含一柵極介電層1101、一功函數(shù)層1103及柵極1105形成于開口 1003中。在繪示的實(shí)施例中，第二部分的柵極堆疊環(huán)繞第三納米線901。在一些實(shí)施例中柵極介電層1101適當(dāng)?shù)匦纬捎陂_口 1003的側(cè)壁及其底部、和第三納米線901露出的表面上。在一些實(shí)施例中，柵極介電層1101用與柵極介電層501相似的材料及方法制成，而其敘述則不在此重復(fù)。隨后，功函數(shù)層1103適當(dāng)?shù)厣捎跂艠O介電層1101。在一些實(shí)施例中，功函數(shù)層1103利用與功函數(shù)層503相似的材料及方法工藝，而其敘述則不在此重復(fù)。
[0134]進(jìn)一步參照圖1lA及圖11B，柵極1105形成于功函數(shù)層1103露出的表面。在一些實(shí)施例中，柵極介電層1101及功函數(shù)層1103則并未完整填滿開口 1003，而其剩余部份的開口1003可被柵極1105填充。在一些實(shí)施例中，柵極1105可包含一金屬材料如金、銀、鋁、銅、鎢、鉬、鎳、鈦、或其合金，且可藉由物理氣相沉積(PVD)、原子層沉積法(ALD)、電鍍、或其類似方法生成。隨后，移除延伸至介電層1001的部分的柵極介電層1101、功函數(shù)層1103及柵極1105使柵極介電層1101、功函數(shù)層1103及柵極1105的上表面實(shí)質(zhì)上與介電層1001的上表面形成一共平面。在一些實(shí)施例中，可藉由如蝕刻工藝、研磨工藝、CMP工藝或其類似方法移除多余的材料。
[0135]參照圖12A及圖12B，一層間介電(ILD)層1201形成于介電層1001上。在一些實(shí)施例中，ILD層1201由一或多層的介電材料，如氧化硅、低介電材料或其他適當(dāng)?shù)牟牧?，利用適當(dāng)?shù)墓に嚕鏑VD、ALD、旋涂或其類似工藝形成。在一些實(shí)施例中，ILD層1201藉由如研磨工藝、CMP工藝或其類似方法使其平坦化。
[0136]進(jìn)一步參照圖12A及圖12B，一第一開口 1203、一第二開口 1205、及一第三開口 1207生成于ILD層的上表面。在一些實(shí)施例中，第一開口 1203、第二開口 1205、及第三開口 1207利用適當(dāng)?shù)奈⒂昂臀g刻工藝生成。在繪示的實(shí)施例中，第一開口 1203延伸至ILD層1201、介電層1001和701及模板層301，且露出第一源極/漏極構(gòu)件103。第二開口 1205延伸至ILD層1201、介電層1001和701及模板層301，且露出第二源極/漏極構(gòu)件105。第三開口 1207延伸至ILD層1201且露出柵極1105。
[0137]參照圖13A及圖13B，一第一接觸插塞1301、一第二接觸插塞1303、及一第三接觸插塞1305分別生成于第一開口 1203、第二開口 1205、及第三開口 1207。在一些實(shí)施例中，一或多個阻障/粘結(jié)層(未圖示)適當(dāng)?shù)厣捎诘谝婚_口 1203、第二開口 1205、及第三開口 1207。一或多個阻障/粘結(jié)層保護(hù)鄰近層(如；ILD層1201，介電層701和1001，及模板層301)使其不會金屬擴(kuò)散。一或多個阻障/粘結(jié)層可包含鈦、氮化鈦、鉭，氮化鉭或其類似物且可利用PVD、CVD、ALD、其類似工藝或其的組合生成。在一些實(shí)施例中，一晶種層(未圖示)適當(dāng)?shù)厣捎谝换蚨鄠€阻障/粘結(jié)層。晶種層可包含銅、鈦、鎳、金、鎂、其類似物或其的組成，且可藉由ALD、PVD、其類似方法或其的組合而生成。
[0138]進(jìn)一步參照圖13A和圖13B，第一接觸插塞1301、第二接觸插塞1303、及第三接觸插塞1305藉由使用適當(dāng)?shù)膶?dǎo)體材料各別填充第一開口 1203、第二開口 1205、及第三開口 1207而生成。在一些實(shí)施例中，第一接觸插塞1301、第二接觸插塞1303及第三接觸插塞1305可包含銅、銅合金、銀、金、鎢、鋁、及其類似物，且可藉由電化學(xué)電鍍工藝、無電鍍工藝、ALD、PVS、其類似方法或其的組合而生成。
[0139]在一些實(shí)施例，移除過度填充第一開口 1203、第二開口 1205、及第三開口 1207的多余材料藉以使第一接觸插塞1301、第二接觸插塞1303、及第三接觸插塞1305的最頂端表面實(shí)質(zhì)上與ILD層1201的最頂端表面成共平面。在一些實(shí)施例中，多余的材料藉由如機(jī)械研磨工藝、CMP工藝、蝕刻工藝、其類似工藝或其的組合而生成。
[0140]進(jìn)一步參照圖13A及圖13B，在繪示的實(shí)施例中，第一接觸插塞1301、第二接觸插塞1303、和第三接觸插塞1301的俯視形狀為圓形，然而，在一些實(shí)施例中，第一接觸插塞1301、第二接觸插塞1303、及第三接觸插塞的俯視形狀可為多邊形如三角形、矩形、六角形或其類似形狀。更進(jìn)一步，第一接觸插塞1301、第二接觸插塞1303、及第三接觸插塞1305的位置，如圖13A及圖13B所示，但不以此為限。在一些實(shí)施例中，第一接觸插塞1301、第二接觸插塞1303、及第三接觸插塞1305可生成于其他位置，依據(jù)半導(dǎo)體裝置100不同的設(shè)計(jì)需求。
[0141]在一些實(shí)施例中，進(jìn)一步工藝可實(shí)施于半導(dǎo)體裝置100。如:金屬導(dǎo)線連接層(metallizat1n layer)(未圖示)可生成于ILD層1201上。金屬導(dǎo)線連接層可包含一或多個介電層及一或多個導(dǎo)體構(gòu)件生成于一或多個介電層。在一些實(shí)施例中，金屬導(dǎo)線連接層與第一接觸插塞1301、第二接觸插塞1303、及第三接觸插塞1305有電接觸，且電連通連接半導(dǎo)體裝置100與其他生成于基板101上的裝置。在一些實(shí)施例中，進(jìn)一步工藝步驟可包含形成一或多個重分布層(RDLs)于金屬導(dǎo)線連接層上，形成底層凸塊金屬化層(UBMs)于RLDs上，及形成連接器于UBMs上。隨后，基板101可被切成不同單一件，而后可進(jìn)一步進(jìn)入各種封裝工藝。
[0142]圖14繪示根據(jù)一些實(shí)施例中生成半導(dǎo)體裝置100方法1400的流程圖。方法1400開始于步驟1401，其中第一源極/漏極構(gòu)件(如第一源極/漏極構(gòu)件103)及第二源極/漏極構(gòu)件(如第二源極/漏極構(gòu)件)生成于一基板(如基板101)如上述參考圖1A-圖2B。步驟1403中，一第一納米線(如第一納米線401)及一第二納米線(如第二納米線403)生成于第一源極/漏極構(gòu)件及第二源極/漏極構(gòu)件上，如上述參考圖3A-圖4B。在一些實(shí)施例中，第一納米線極第二納米線實(shí)質(zhì)上與第一源極/漏極構(gòu)件及第二源極/漏極構(gòu)件的上表面垂直。步驟1405中，第一柵極堆疊(如柵極介電層501及功函數(shù)層503)生成且環(huán)繞第一納米線極第二納米線如上述參考圖5A-圖6B所示。步驟1407中，第三納米線(如第三納米線901)連接第一納米線及第二納米線，其生成的敘述可參考圖7A-圖9B。在一些實(shí)施例中，第三納米線實(shí)質(zhì)上平行于第一源極/漏極構(gòu)件及第二源極/漏極構(gòu)件的上表面。在一些實(shí)施例中，第一納米線、第二納米線及第三納米線間生成一半導(dǎo)體裝置100的通道。步驟1409中，一第一柵極堆疊(如柵極介電層1101、功函數(shù)介電層1103及柵極1105生成并環(huán)繞第三納米線，如上述可參考圖1OA-圖1lB0
[0143]圖15A-圖24B繪示根據(jù)一些實(shí)施例中各種中間階段的半導(dǎo)體裝置工藝。圖15A-圖24B繪示俯視及剖視圖，其中“A”圖代表俯視圖而“B”圖代表A圖中沿B-B’線的剖視圖。如上所述參考圖5A-圖11B，第一部分的半導(dǎo)體裝置110的柵極堆疊在生成第一納米線401及第二納米線403后，但生成第三納米線901前生成，而第二部分的半導(dǎo)體裝置100的柵極堆疊在生成第三納米線901后生成。如下所述的細(xì)節(jié)，一半導(dǎo)體裝置1500的柵極堆疊在所有納米線生成后的一單一步驟中生成。
[0144]先參照圖15A及圖15B，一部分的基板1501有一第一構(gòu)件1503及一第二構(gòu)件1505生成于其上?；?501可生成于類似基板101的材料(參見圖1A及圖1B)，其描述則不在此重復(fù)。在一些實(shí)施例中，圖案化基板1501以生成第一構(gòu)件1503及第二構(gòu)件1505。在一些實(shí)施例中，第一構(gòu)件1503及第二構(gòu)件1505可利用類似第一構(gòu)件103及第二構(gòu)件105(參件圖1A及圖1B)的方法生成，而其描述則不在此重復(fù)。如下所述的細(xì)節(jié)，第一構(gòu)件1503及第二構(gòu)件1505藉由適當(dāng)?shù)膿诫s而分別當(dāng)作第一源極/漏極構(gòu)件1503及第二源極/漏極構(gòu)件1505。
[0145]參考圖16A及圖16B，一 STI結(jié)構(gòu)1601生成于基板1501上且環(huán)繞第一構(gòu)件1503及第二構(gòu)件1505。在一些實(shí)施例中，STI結(jié)構(gòu)1601可藉由類似STI結(jié)構(gòu)201(參件圖2A及圖2B)的材料及方法生成而其描述則不在此處重復(fù)。隨后，第一構(gòu)件1503及第二構(gòu)件1505分別摻雜以生成第一源極/漏極構(gòu)件1503及第二源極/漏極構(gòu)件1505。在一些實(shí)施例中，第一構(gòu)件1503及第二構(gòu)件1505可分別藉由類似第一構(gòu)件103及第二構(gòu)件150的方法被插雜，而其描述則不在此處重復(fù)。
[0146]參考圖17A及圖17B，一模板層1701生成于STI結(jié)構(gòu)1601、第一源極/漏極構(gòu)件1503、及第二源極/漏極構(gòu)件1505上。在一些實(shí)施例中，模板層1701可藉由類似模板層301(參件圖3A及圖3B)的材料和方法生成而其描述則不在此處重復(fù)。隨后，圖案化模板層1701以生成一第一開口 1703及一第二開口 1705于其中。如圖17A及圖17B所示，第一開口 1703使第一源極/漏極構(gòu)件1503露出而第二開口 1705使第二源極/漏極構(gòu)件露出。在一些實(shí)施例中，第一開口1703及第二開口 1705可藉由類似第一開口 303及第二開口 305(參見圖3A及圖3B)的方法生成而其描述則不在此重復(fù)。
[0147]參照圖18A及圖18B，一第一納米線1801及一第二納米線1803分別生成于第一開口1703及第二開口 1705。如下所述的細(xì)節(jié)，第一納米線1801及第二納米線1803生成半導(dǎo)體裝置500的通道的垂直部分。在一些實(shí)施例中，第一納米線1801及第二納米線1803可藉由類似第一納米線401及第二納米線403(參見圖4A及圖4B)的材料及方法生成，其描述則不在此處重復(fù)。
[0148]參照圖19A及圖19B，一介電層1901生成于模板層1701上并環(huán)繞第一納米線1801及第二納米線。在一些實(shí)施例中，介電層1901可藉由類似介電層701(參見圖7A及圖7B)的材料及方法生成，其描述則不在此處重復(fù)。
[0149]參照圖20A及圖20B，一開口 2001形成于介電層1901以露出第一納米線1801及第二納米線1803的頂端部分。在部分實(shí)施例中，開口2001可藉由類似開口801(參件圖8A及圖8B)的方法生成，其描述則不在此處重復(fù)。如下所述的細(xì)節(jié)，一第三納米線2101(參見圖21A及圖21B)生成于開口2001。在一些實(shí)施例中，第三納米線2101可當(dāng)作半導(dǎo)體裝置1500的通道的水平部分。
[0150]參照圖21A及圖21B，第三納米線2101生成于開口2001。在一些實(shí)施例中，第三納米線2101形成半導(dǎo)體裝置1500的通道的水平部分。在繪示的實(shí)施例中，半導(dǎo)體裝置1500的通道包含第一納米線1801、第二納米線1803、及第三納米線2101。在一些實(shí)施例中，第三納米線2101可藉由類似第三納米線901(參見圖9A及圖9B)的材料及方法生成，其描述則不在此處重復(fù)。在一些實(shí)施例中，第一納米線1801、第二納米線1803及第三納米線2101可包含相同的材料。在一些實(shí)施例中，第一納米線1801、第二納米線1803及第三納米線2101可包含不同的材料。
[0151]參照圖22A及圖22B，一介電層2201生成于介電層1901上。在一些實(shí)施例中，介電層2201可藉由類似介電層1001(參見圖1OA及圖10B)的材料及方法生成，其描述則不在此處重復(fù)。在一些實(shí)施例中，介電層2201及介電層1901可包含同樣材料。在其他實(shí)施例中，介電層2201及介電層1901可包含不同材料。
[0152]進(jìn)一步參照圖22A及圖22B，一開口 2203生成于介電層2201的上表面。在一些實(shí)施例中，開口 2203延伸至介電層2201、介電層1901并使模板層1701露出。更進(jìn)一步，開口 2203使第三納米線2101的側(cè)壁、上及下表面、第一納米線1801及第二納米線1803的側(cè)壁及上表面露出。在一些實(shí)施例中，介電層2201及介電層1901可利用適當(dāng)?shù)奈⒂凹拔g刻工藝圖案化。在一些實(shí)施例中，介電層1901及2201可比模板層1701有較高的蝕刻選擇性且選擇性蝕刻工藝可用來形成開口 2203。在一些實(shí)施例中介電層2201及介電層1901包含相同材料，介電層2201及介電層1901可藉由單一次的蝕刻工藝選擇性蝕刻。在其他實(shí)施例中，介電層2201及介電層1901包含不同的材料，介電層2201及介電層1901可藉由多次蝕刻步驟(如:兩次蝕刻步驟)選擇性蝕刻。如下所述的細(xì)節(jié)，一環(huán)繞第一納米線1801、第二納米線1803及第三納米線2101的柵極堆疊生成于開口 2203。
[0153]參照圖23A及圖23B，一環(huán)繞半導(dǎo)體裝置1500的通道的柵極堆疊(包含第一納米線1801第二納米線1803及第三納米線2101)生成于開口 2203。在一些實(shí)施例中，一柵極介電層2301適當(dāng)?shù)厣捎陂_口 2203。在繪示的實(shí)施例中，柵極介電層2301覆蓋開口 2203的側(cè)壁及一底部及第一納米線1801、第二納米線1803和第三納米線2101露出的表面。在一些實(shí)施例中，柵極介電層2301可藉由類似柵極介電層501(參見圖5A及圖5B)的材料及方法生成，其描述則不在此處重復(fù)。隨后，一功函數(shù)層2303適當(dāng)?shù)厣捎跂艠O介電層2301鄰近的開口 2203。在一些實(shí)施例中，功函數(shù)層2203可藉由類似功函數(shù)層503(參見圖5A及圖5B)的材料及方法生成，其描述則不在此處重復(fù)。
[0154]進(jìn)一步參照圖23A及圖23B，一柵極2305生成于功函數(shù)層2303露出的表面上。在一些實(shí)施例中，柵極介電層2301及功函數(shù)層2303未完全填滿開口 2203，而其剩余部分的開口2203可被柵極2305填充。在一些實(shí)施例中，柵極2305可藉由類似柵極1105(參見圖1lA及圖11B)的材料及方法生成，其描述則不在此處重復(fù)。隨后，移除延伸至介電層2201的部分的柵極介電層2301、功函數(shù)層2303及柵極2305使其柵極介電層2301、功函數(shù)層2303及閘及2305的上表面實(shí)質(zhì)上與介電層2201的上表面為一共平面。在一些實(shí)施例中，多余的材料可藉由如蝕刻工藝、研磨工藝、CMP工藝或其類似方法移除。
[0155]參照圖24A及圖24B，IDL層2401生成于介電層2201上，在一些實(shí)施例中，ILD層2401可藉由類似ILD層1201(參見圖12A及圖12B)的材料及方法生成，其描述則不在此處重復(fù)。隨后，一第一接觸插塞2403、第二接觸插塞2405及一第三接觸插塞2407生成于ILD層2401中以提供第一源極/漏極構(gòu)件1503、第二源極/漏極構(gòu)件1505及柵極2305間各別的電連接。在一些實(shí)施例中，第一接觸插塞2403、第二接觸插塞2405，及第三接觸插塞2407可分別藉由類似第一接觸插塞1301、第二接觸插塞1303、及第三接觸插塞1305(參見圖13A及圖13B)的材料及方法生成，其描述則不在此處重復(fù)。在繪示的實(shí)施例中，第一接觸插塞2403延伸至ILD層2401、介電層2201、介電層1901及模板層1701并與第一源極/漏極構(gòu)件1503接觸。第二接觸插塞2405延伸至ILD層2401、介電層2201、介電層1901及模板層1701并與第二源極/漏極構(gòu)件1505接觸。第三接觸插塞2407延伸至ILD層2401與柵極2305接觸。
[0156]在一些實(shí)施例中，進(jìn)一步工藝步驟可實(shí)施于半導(dǎo)體裝置1500。例如，金屬導(dǎo)線連接層(未圖示)可生成于ILD層。金屬導(dǎo)線連接層可包含一或多層介電層，且有一或多個導(dǎo)電構(gòu)件生成于一或多個介電層。在一些實(shí)施例中，金屬導(dǎo)線連接層與第一接觸插塞2403、第二接觸插塞2405及第三接觸插塞2407有電接觸且使半導(dǎo)體裝置1500與其他生成于基板1501的構(gòu)件有電的相互連接。在一些實(shí)施例中，進(jìn)一步工藝步驟亦可包含于金屬導(dǎo)線連接層生成一或多個重分布層(RDLs)、于RLDs生成底層凸塊金屬化層(UBMs)及形成連接器于UBMs。隨后，基板1501可被切成不同單一件，而后可進(jìn)一步進(jìn)入各種封裝工藝。
[0157]圖25繪示一根據(jù)實(shí)施例中生成半導(dǎo)體裝置方法的流程圖，對照一些實(shí)施例。方法2500開始于步驟2501，其中第一源極/漏極構(gòu)件(如第一源極/漏極構(gòu)件1503)及第二源極/漏極構(gòu)件(如第二源極/漏極構(gòu)件1505)生成于一基板(如基板1501)參照上述的圖15A-圖16B。步驟2503中，第一納米線(如第一納米線1801)及第二納米線(如第二納米線1803)分別生成于第一源極/漏極構(gòu)件及第二源極/漏極構(gòu)件，參照上述的圖17A-圖18B。在一些實(shí)施例中，第一納米線及第二納米線實(shí)質(zhì)上垂直于第一源極/漏極構(gòu)件及第二源極/漏極構(gòu)件的上表面。步驟2505中，一第三納米線(如第三納米線2101)連接第一納米線與第二納米線，其形成參照上述的圖19A-圖21B。在一些實(shí)施例中，第三納米線實(shí)質(zhì)上平行于第一源極/漏極構(gòu)件及第二源極/漏極構(gòu)件的上表面。在一些實(shí)施例中，第一納米線、第二納米線及第三納米線形成一半導(dǎo)體裝置1500的通道。步驟2507中，一柵極堆疊(如柵極介電層2301、功函數(shù)層2303及柵極2305)生成且環(huán)繞第一納米線、第二納米線及第三納米線，參照上述的圖22A-圖23B。
[0158]圖26A-圖33B繪示多種中間階段的半導(dǎo)體裝置2600的工藝，參照一些實(shí)施例。圖26A-圖33B繪示俯視及剖視圖，其中“A”圖代表俯視圖而“B”代表沿代表圖的B-B’線的剖視圖。此外，利用虛線描繪多個在圖24A-圖33B的俯視圖中無法看見的圖24A-圖33B中的元件。參照上述的圖1A-圖13B，半導(dǎo)體裝置100的通道包含外延成長的納米線(如第一納米線401及第二納米線403)。如下所述的細(xì)節(jié)，一半導(dǎo)體裝置2600的通道包含利用微影及蝕刻工藝生成的納米線。
[0159]先參照圖26A及圖26B，其繪示部分的基板2601具有一構(gòu)件2603生成于其上?；?601可利用基板101(參照圖1A及圖1B)的類似材料生成而其描述在此處不再重復(fù)。一些實(shí)施例中，圖案化基板2601以生成構(gòu)件2603。一些實(shí)施例中，構(gòu)件2603可藉由類似第一構(gòu)件103及第二構(gòu)件105(參照圖1A及圖1B)各別的方法生成而其描述則不在此處重復(fù)。
[0160]參照圖27A及圖27B，一半導(dǎo)體層2701生成于基板2601及構(gòu)件2603上。在一些實(shí)施例中，半導(dǎo)體層2701可包含類似候選材料如基板2601且可藉由如:CVD、LPCVD、ALD、及其類似方法生成。在繪示的實(shí)施例中，半導(dǎo)體層2701及基板2601包含具有不同的蝕刻選擇的不同材料。如下述的細(xì)節(jié)，不同的蝕刻選擇可選擇性移除部份基板2601。在一些實(shí)施例中其半導(dǎo)體層2701包含鍺化硅，其半導(dǎo)體層2701可藉由如利用四氫化硅、四氫化鍺當(dāng)作前驅(qū)氣體的LPCVD生成。在一些實(shí)施例中，半導(dǎo)體層2701具有介于約2nm到約200nm的厚度Tu
[0161]如下述的細(xì)節(jié)，半導(dǎo)體層2701藉由圖案化以生成多個半導(dǎo)體裝置2600的通道及源極/漏極構(gòu)件。此外，通道的長度決定于如構(gòu)件2603的高度及寬度的尺寸。藉由生成多個具有不同尺寸的基板上的構(gòu)件(如構(gòu)件2603)，便可生成具有不同通道長度的半導(dǎo)體裝置(如半導(dǎo)體裝置2600)。更進(jìn)一步，不同寬度的構(gòu)件可藉由單一次圖案化工藝生成于基板上，其單一次圖案化工藝有助于決定通道長度。
[0162]參照圖28A及圖28B，構(gòu)件2603及半導(dǎo)體層2701被圖案化以生成半導(dǎo)體鰭2603a、2603b及2603c，其符合半導(dǎo)體殼2701a、2701b、2701c。在繪示的實(shí)施例中，半導(dǎo)體殼2701a、2701b、2701c分別配置于半導(dǎo)體鰭2603a、2603b及2603c的側(cè)壁及上表面。在一些實(shí)施例中，構(gòu)件2603及半導(dǎo)體層2701可藉由適當(dāng)?shù)奈⒂凹拔g刻工藝圖案化。在繪示的實(shí)施例中，三個半導(dǎo)體鰭(如半導(dǎo)體鰭2603a、2603b及2603c)及三個半導(dǎo)體殼(如半導(dǎo)體殼2701a、2701b、2701c)生成于基板2601上。然而，在其他實(shí)施例中，多個半導(dǎo)體鰭及半導(dǎo)體殼可為少于或多于三個，端視半導(dǎo)體裝置2600設(shè)計(jì)的需求。在一些實(shí)施例中，半導(dǎo)體殼2701a、2701b及2701c具有納米線的形狀并可同時參照納米線2701a、2701b及2701c。如下述的細(xì)節(jié)，半導(dǎo)體殼2701a、2701b及2701c可當(dāng)作半導(dǎo)體裝置2600的通道。從而半導(dǎo)體殼2701a、2701b及2701c亦可充作通道2701a、2701b及2701c。在一些實(shí)施例中，通道2701a、2701b及2701c具有介于約2nm至約50nm的寬度W2。
[0163]參照圖29A及圖29B，部分在基版2601上表面的半導(dǎo)體層2701藉由圖案化以生成一第一源極/漏極構(gòu)件2701b及一第二源極/漏極構(gòu)件2701e。在一些實(shí)施例中部分在基板2601上表面的半導(dǎo)體層2701可利用適當(dāng)?shù)奈⒂凹拔g刻工藝圖案化。在繪示的實(shí)施例中，第一源極/漏極構(gòu)件2701d及第二源極/漏極構(gòu)件2701e可作為通道2701a、2701b及2701c的一般源極/漏極構(gòu)件。
[0164]參照圖30A及圖30B，一介電層3001生成于基板2601、通道2701a、2701b和2701c、第一源極/漏極構(gòu)件2701d及第二源極/漏極構(gòu)件2701e。一些實(shí)施例中，介電層3001可藉由類似介電層701(參見圖7A及圖7B)的類似材料及方法生成而其描述則不在此處重復(fù)。
[0165]參照圖31A及圖31B，圖案化介電層3001以在介電層3001中形成一開口 3101。在一些實(shí)施例中，介電層3001可藉由適當(dāng)?shù)奈⒂凹拔g刻工藝圖案化。在繪示的實(shí)施例中，開口3101使通道2701a、2701b、2701c及半導(dǎo)體鰭2603a、2603b、2603c露出。隨后，選擇性移除半導(dǎo)體鰭3603a、3603b及3603c使其僅剩通道2701a、2701b及2701c存在于開口 3101。在一些實(shí)施例中，半導(dǎo)體鰭2603a、2603b及2603c包含硅，半導(dǎo)體鰭2603a、2603b及2603c可藉由使用如氫氧化四甲基胺(TMAH)，氫氧化鉀(KOH)及其類似物的濕式蝕刻工藝選擇性移除。
[0166]參照圖32A及圖32B，一柵極堆疊形成于開口 3101中并環(huán)繞通道2701a、2701b及2701c。在一些實(shí)施例中，一柵極介電層3201適當(dāng)?shù)匦纬捎陂_口3101。在繪示的實(shí)施例中，柵極介電層3201覆蓋開口3101的側(cè)壁及底部并露出通道2701a，2701b and 2701c的表面。在一些實(shí)施例中，柵極介電層3201可藉由類似柵極介電層501(參見圖5A及圖5B)的材料及方法生成而其描述則不在此處重復(fù)。隨后，一功函數(shù)層3203適當(dāng)?shù)厣捎卩徑鼥艠O介電層3201的開口3101。在一些實(shí)施例中，功函數(shù)層3203可藉由類似功函數(shù)層503(參見圖5A及圖5B)的材料及方法生成而其描述則不在此處重復(fù)。
[0167]進(jìn)一步參照圖32A及圖32B，一柵極3205生成于功函數(shù)層3203露出的表面。在一些實(shí)施例中，柵極介電層3201及功函數(shù)層3203未完全填滿開口3101，而剩余部份的開口3101可被柵極3205填充。在一些實(shí)施例中，柵極3205可藉由類似柵極1105(參見圖1lA及圖11B)的材料及方法生成而其描述則不在此處重復(fù)。隨后，移除延伸至介電層3001的部分柵極介電層3201、功函數(shù)層3203及柵極3205使柵極介電層3201、功函數(shù)層3203及柵極3205的上表面實(shí)質(zhì)上與介電層3001的上表面形成一共平面。在一些實(shí)施例中，可藉由如蝕刻工藝、研磨工藝、CMP工藝或其類似方法移除多余材料。
[0168]參照圖33A及圖33B，一ILD層3301生成于介電層3301上。在一些實(shí)施例中，ILD層3301可藉由類似ILD層1201(參見圖12A及圖12B)的材料及方法生成而其描述則不在此處重復(fù)。隨后，一第一接觸插塞3303、第二接觸插塞3305及一第三接觸插塞3307生成于ILD層以提供第一源極/漏極構(gòu)件2701d、第二源極/漏極構(gòu)件2701e、及柵極3105分別的電連接。在一些實(shí)施例中，第一接觸插塞3303、第二接觸插塞3305及第三接觸插塞3307可分別藉由類似第一接觸插塞1301、第二接觸插塞1303及第三接觸插塞1305(參見圖13A及圖13B)的材料及方法生成，其描述則不在此處重復(fù)。在繪示的實(shí)施例中，第一接觸插塞3303延伸至ILD層3301、介電層3001并接觸第一源極/漏極構(gòu)件2701d。第二接觸插塞3305延伸至ILD層3301、介電層3001并接觸第二源極/漏極構(gòu)件2701e。第三接觸插塞3307延伸至ILD層3301并接觸柵極3105。在繪示的實(shí)施例中，第一接觸插塞3303、第二接觸插塞3305及第三接觸插塞3307的俯視形狀為矩形。然而，在其他實(shí)施例中，第一接觸插塞3303、第二接觸插塞3305及第三接觸插塞3307的俯視形狀可為圓形、多邊形如三角形、六角形或其類似形狀。
[0169]在一些實(shí)施例中，進(jìn)一步的工藝步驟可實(shí)施于半導(dǎo)體裝置2600。如:金屬導(dǎo)線連接層(未圖示)可生成于ILD層3301。金屬導(dǎo)線連接層可包含一或多個介電層及一或多個導(dǎo)電構(gòu)件生成于一或多個介電層。在一些實(shí)施例中，金屬導(dǎo)線連接層與第一接觸插塞3303、第二接觸插塞3305及第三接觸插塞有電接觸并使半導(dǎo)體裝置2600與其他生成于基板2601的裝置有相互電連接。在一些實(shí)施例中，進(jìn)一步工藝亦可包含生成一或多個重分布層(RDLs)于金屬導(dǎo)線連接層、生成底層凸塊金屬化層(UBMs)于RLDs及生成電子連接器于UBMs。隨后，基板2601可被切成不同單一件，而后可進(jìn)一步進(jìn)入各種封裝工藝。
[0170]圖34為一根據(jù)實(shí)施例繪示的生成的半導(dǎo)體裝置2600方法的流程圖。方法3400開始于方法3401，其中一構(gòu)件(如構(gòu)件2603)生成于基板上(如基板2601)如上述可參考圖26A及圖26B。步驟3403中，半導(dǎo)體層(如半導(dǎo)體層2701)生成于如上述參考圖27A及圖27B中構(gòu)件的上表面和側(cè)壁。步驟3405中，半導(dǎo)體層被圖案化以生成一第一源極/漏極構(gòu)件(如第一源極/漏極構(gòu)件2701d)、一第二源極/漏極構(gòu)件(如第二源極/漏極構(gòu)件2701e)及如上述參考圖28A-圖29B中延伸自第一第二源極/漏極構(gòu)件到第二第二源極/漏極構(gòu)件的多個通道(如通道2701a, 2701b and 2701c)。步驟3407中，移除構(gòu)件以露出多個如上述參考圖30A-圖31B中的多個通道，步驟3409中，一柵極堆疊(如柵極介電層3201、功函數(shù)層3203及柵極3205)生成并環(huán)繞多個如上述參考圖32A-圖32B中的多個通道。
[0171]圖35A-圖42B根據(jù)實(shí)施例繪示多個中間階段的的半導(dǎo)體裝置3500的工藝，圖35A-圖42B繪示俯視及剖視圖，其中“A”圖代表俯視圖而“B”圖代表A圖中沿B-B’線的剖視圖。此夕卜，利用虛線描繪多個在圖35A-圖42的俯視圖中無法看見的圖35A-圖42中的元件。如上述參考圖1A-圖13B，半導(dǎo)體裝置100的通道包含第一納米線401及第二納米線403自第一源極/漏極構(gòu)件103及第二源極/漏極構(gòu)件105頂端表面分別垂直延伸且第三納米線901連接上部的第一納米線401及第二納米線403。如下述的細(xì)節(jié)，一半導(dǎo)體裝置2600的通道包含一半導(dǎo)體鰭于基板上且納米線自半導(dǎo)體鰭的兩端端垂直延伸。
[0172]先參照圖35A及圖35B，其顯示一部分的基板3501具有一半導(dǎo)體鰭3503生成于其上?；?501可藉由類似基板101(參見圖1A及圖1B)的材料生成而其描述則不在此處重復(fù)。在一些實(shí)施例中，圖案化基板3501以生成半導(dǎo)體鰭3503。在一些實(shí)施例中，半導(dǎo)體鰭3503可利用類似第一構(gòu)件103及第二構(gòu)件105(參見圖1A及圖1B)的方法生成而其描述則不在此處重復(fù)。
[0173]如下所述的細(xì)節(jié)，半導(dǎo)體鰭3503可當(dāng)作水平部分的半導(dǎo)體裝置3500的通道。而后，通道的長度取決于半導(dǎo)體鰭3503的長度。藉由生成多個在基板(如基板3501)上具有不同長度的半導(dǎo)體鰭(如半導(dǎo)體鰭3503)即可能生成具有不同通道長度的半導(dǎo)體裝置(如半導(dǎo)體裝置3500)。此外，不同長度的半導(dǎo)體鰭可藉由單一次圖案化工藝生成于基板上，其單一次圖案化工藝有利于決定通道長度。
[0174]參照圖36A及圖36B，一 STI結(jié)構(gòu)3601生成于基板3501及半導(dǎo)體鰭3503的側(cè)壁。在一些實(shí)施例中，STI結(jié)構(gòu)3601可利用類似STI結(jié)構(gòu)201 (參見圖2A及圖2B)的材料及方法生成而其描述則不在此處重復(fù)。隨后，一模板層3603生成于STI結(jié)構(gòu)3601及半導(dǎo)體鰭3503。在一些實(shí)施例中，模板層3603可利用類似模板層301(參見圖3A及3B圖)的材料及方法生成而其描述則不在此處重復(fù)。
[0175]進(jìn)一步參照圖36A及圖36B，圖案化模板層3603以生成一第一開口 3605及一第二開口 3607于其中。在一些實(shí)施例中，第一開口 3605及第二開口 3607使半導(dǎo)體鰭3503的兩端露出。在一些實(shí)施例中，第一開口 3605及第二開口 3607可利用類似第一開口 303及第二開口305(參見圖3A及圖3B)的方法生成而其描述則不在此處重復(fù)。
[0176]參照圖37A及圖37B，一第一納米線3701及一第二納米線3703分別生成于第一開口3605及第二開口 3607(參見圖36A及圖36B)。如下所述的細(xì)節(jié)，第一納米線3701及第二納米線3703生成半導(dǎo)體裝置3500的垂直部分的通道。在一些實(shí)施例中，第一納米線3701及第二納米線3703可利用類似第一納米線401及第二納米線403(參見圖4A及圖4B)的材料及方法生成而其描述則不在此處重復(fù)。
[0177]參照圖38A及圖38B，一介電層3801生成于模板層3603并環(huán)繞第一納米線3701及第二納米線3703。在一些實(shí)施例中，介電層3801可藉由類似介電層701(參見圖7A及圖7B)的類似材料及方法生成而其描述則不在此處重復(fù)。
[0178]參照圖39A及圖39B，使介電層3801、模板層3603及STI結(jié)構(gòu)3601有凹處以生成一開口3901。在一些實(shí)施例中，開口3901可利用適當(dāng)?shù)奈⒂凹拔g刻工藝生成。在繪示的實(shí)施例中，開口3901使半導(dǎo)體鰭3503的上表面及側(cè)壁、第一納米線3701及第二納米線3703的上表面極側(cè)壁露出。在一些實(shí)施例中，介電層3801、模板層3603及STI結(jié)構(gòu)3601可具有比半導(dǎo)體鰭3503更高的蝕刻選擇性而選擇性蝕刻工藝可用來形成開口 3901。如下所述的細(xì)節(jié)，一環(huán)繞半導(dǎo)體裝置3500通道的柵極堆疊形成于開口 3901中。
[0179]參照圖40A及圖40B，一環(huán)繞半導(dǎo)體裝置3500的通道的柵極堆疊(包含第一納米線3701、第二納米線3703及半導(dǎo)體鰭3503)形成于開口 3901。在一些實(shí)施例中，柵極介電層4001適當(dāng)?shù)纳捎陂_口 3901中。在一些實(shí)施例中，一柵極介電層4001覆蓋開口 3901的側(cè)壁及底部并露出第一納米線3701、第二納米線3703及半導(dǎo)體鰭3503的表面。在一些實(shí)施例中，柵極介電層4001可利用類似柵極介電層501(參見圖5A及圖5B)的材料及方法生成而其描述則不在此處重復(fù)。隨后，一功函數(shù)層4003適當(dāng)?shù)纳捎卩徑鼥艠O介電層4001的開口 3901。在一些實(shí)施例中，功函數(shù)層4003可利用類似功函數(shù)層503(參見圖5A及圖5B)的材料及方法生成而其描述則不在此處重復(fù)。
[0180]參照圖41A及圖41B，一介電層4101形成于開口 3901。在一些實(shí)施例中，介電層4101可利用類似介電層701(參見圖7A及圖7B)的材料及方法生成而其描述則不在此處重復(fù)。在一些實(shí)施例中，介電層3801及介電層4101利用同樣材料生成。在其他實(shí)施例中，介電層3801及介電層4101利用不同材料生成。隨后，移除延伸至介電層3801的部分柵極介電層4001，功函數(shù)層4003及介電層4101使柵極介電層4001、功函數(shù)層4003及介電層4101的上表面實(shí)質(zhì)上與介電層3801的上表面成一共平面。在一些實(shí)施例中，多余的材料可藉由如:蝕刻工藝、研磨工藝、CMP工藝或其類似方法移除。
[0181]參照圖42A及圖42B，一 ILD層4201生成于介電層3801。在一些實(shí)施例中，ILD層421可藉由類似ILD層1201(參見圖12A及圖12B)的材料及方法生成而其描述則不在此處重復(fù)。隨后，一第一接觸插塞4203、一第二接觸插塞4205、及一第三接觸插塞4207生成于ILD層4201以分別提供第一納米線3701、第二納米線3703及功函數(shù)層4003電連接。在一些實(shí)施例中，第一接觸插塞4203、第二接觸插塞4205及第三接觸插塞4207可分別利用類似第一接觸插塞1301、第二接觸插塞1303及第三接觸插塞1305(參見圖13A及圖13B)的材料及方法生成而其描述則不在此處重復(fù)。在繪示的實(shí)施例中，第一接觸插塞4203延伸至ILD層4201并接觸第一納米線3701。第二接觸插塞4205延伸至ILD層4201并接觸第二納米線3703。第三接觸插塞4207延伸至ILD層4201并接觸第三納米線4003。
[0182]進(jìn)一步參照圖42A及圖42B，在繪示的實(shí)施例中，第三接觸插塞4207直接接觸功函數(shù)層4003。其他實(shí)施例中，在填充介電層4101于開口3901前，一柵極(未圖示)可生成于開口3901。在一些實(shí)施例中，柵極可藉由類似柵極1105(參見圖1lA及圖11B)的材料及方法生成而其描述則不在此處重復(fù)。在一些實(shí)施例中，柵極可部分或整個填充開口 3901。
[0183]在一些實(shí)施例中，進(jìn)一步工藝步驟可實(shí)施于半導(dǎo)體裝置3500。如金屬導(dǎo)線連接層(未圖示)可形成于ILD層4201。金屬導(dǎo)線連接層可包含一或多個介電層且一或多個導(dǎo)電構(gòu)件形成于一或多個介電層。一些實(shí)施例中，金屬導(dǎo)線連接層與第一接觸插塞4203、第二接觸插塞4205及第三接觸插塞4207有電接觸且使半導(dǎo)體裝置3500與其他生成于基板3501上的裝置有電的相互連接。在一些實(shí)施例中，進(jìn)一步工藝步驟亦可包含生成一或多個重分布層(RDLs)于金屬導(dǎo)線連接層、生成底層凸塊金屬化層(UBMs)于RLDs，生成電子連接器于UBMs。隨后，基板3501可被切成不同單一件，而后可進(jìn)一步進(jìn)入各種封裝工藝。
[0184]圖43根據(jù)實(shí)施例繪示一形成半導(dǎo)體裝置3500的流程圖。方法4300開始于步驟4301，其中如上述的參考圖35A及圖35B—半導(dǎo)體鰭(如半導(dǎo)體鰭3503)生成于一基板(如基板3501)。步驟4303中，如上述參考圖34A-圖37B中一第一納米線(如第一納米線3701)及一第二納米線(如第二納米線3703)生成于半導(dǎo)體鰭兩端。在一些實(shí)施例中，第一納米線、第二納米線及半導(dǎo)體鰭形成一半導(dǎo)體裝置3500的通道。步驟4305中，如上述參考圖38A-圖40B—柵極堆疊(如柵極介電層4001及功函數(shù)層4003)形成并環(huán)繞第一納米線、第二納米線及半導(dǎo)體鰭。
[0185]以上概述多個實(shí)施例中的元件使熟悉此項(xiàng)技藝人士得以更加理解此揭露的各個部分。熟悉此項(xiàng)技藝人士應(yīng)可理解并得以此為基礎(chǔ)據(jù)以設(shè)計(jì)或修正其他工藝及結(jié)構(gòu)以實(shí)施與此同樣的目的且/或具與此介紹相同優(yōu)點(diǎn)的實(shí)施例。熟悉此項(xiàng)技藝人士者亦可理解在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的置換、替代及更動。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體裝置，其特征在于，包含: 一基板，該基板具有一第一源極/漏極構(gòu)件及一第一源極/漏極構(gòu)件形成于其上； 一第一納米線于該第一源極/漏極構(gòu)件上，該第一納米線從該第一源極/漏極構(gòu)件的上表面垂直延伸； 一第二納米線于該該第二源極/漏極構(gòu)件上，該第二納米線從該第一源極/漏極構(gòu)件的上表面垂直延伸;及 一第三納米線從該第一納米線的上端延伸至該第二納米線的上端，其中該第一納米線、該第二納米線及該第三納米線間形成一通道。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，進(jìn)一步包含一柵極堆疊纏繞該通道。3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，進(jìn)一步包含一介電層于該第一源極/漏極構(gòu)件及該第二源極/漏極構(gòu)件上，該第一納米線及該第二納米線從該介電層延伸并與該第一源極/漏極構(gòu)件及該第二源極/漏極構(gòu)件分別接觸。4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，進(jìn)一步包含一淺溝槽隔離結(jié)構(gòu)，該淺溝槽隔離結(jié)構(gòu)插入該該第一源極/漏極構(gòu)件及該第二源極/漏極構(gòu)件間。5.一種半導(dǎo)體裝置，其特征在于，包含: 一半導(dǎo)體鰭從一基板延伸； 一第一納米線在該半導(dǎo)體鰭的第一端上，該第一納米線從該半導(dǎo)體鰭的上表面垂直延伸;及 一第二納米線在該半導(dǎo)體鰭的第二端上，該第二納米線存該半導(dǎo)體鰭的上表面垂直延伸，齊中該第一納米線、該第二納米線及該半導(dǎo)體鰭間形成一晶體管的通道。6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，進(jìn)一步包含一柵極堆疊纏繞該通道。7.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，進(jìn)一步包含一介電層于該基板上，該第一納米線及該第二納米線延伸至該介電層。8.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，進(jìn)一步包含一淺溝槽隔離結(jié)構(gòu)，該淺溝槽隔離結(jié)構(gòu)于該半導(dǎo)體鰭的側(cè)壁露出，其中淺溝槽隔離結(jié)構(gòu)的最上表面與該半導(dǎo)體鰭的最上表面為一共平面。9.一種形成半導(dǎo)體裝置的方法，其特征在于，該方法包含: 形成一第一源極/淺溝槽隔離漏極構(gòu)件及一第二源極/漏極構(gòu)件于一基板上； 形成一第一介電層于該第一源極/漏極構(gòu)件及該第二源極/漏極構(gòu)件上； 圖案化該第一介電層以形成一第一開口及一第二開口于其中，該第一開口使該第一源極/漏極構(gòu)件露出而該第二開口使該第二源極/漏極構(gòu)件露出； 使一第一納米線于該第一開口外延成長且一第二納米線于該第二開口外延成長，該第一納米線從該第一源極/漏極構(gòu)件的上表面垂直成長且該第二納米線從該第二源極/漏極構(gòu)件的上表面垂直成長； 形成一第二介電層于該第一介電層上并環(huán)繞該第一納米線及該第二納米線； 圖樣化該第二介電層以形成一第三開口于其中，至少一部分的該第一納米線及至少一部分的該第二納米線于該第三開口露出;及 形成一第三納米線于該第三開口，該第三納米線從該第一納米線的上端表面延伸至該第二納米線的上端表面。10.根據(jù)權(quán)利要求9所述的淺溝槽隔離方法，其特征在于，進(jìn)一步包含: 圖樣化該第二介電層以形成一第四開口于其中，該第一介電層及該第一納米線的側(cè)壁、該第二納米線的側(cè)壁、該第三納米線的側(cè)壁于該第四開口露出;及 形成一柵極堆疊于該第四開口該柵極堆疊纏繞該第一納米線、該第二納米線及該第三納米線。
【文檔編號】H01L29/78GK106024883SQ201510845080
【公開日】2016年10月12日
【申請日】2015年11月27日
【發(fā)明人】雅利安阿弗薩藍(lán), 布萊戴恩杜瑞茲, 馬克范達(dá)爾
【申請人】臺灣積體電路制造股份有限公司