，第四NM0S晶體 管M開啟，把電容器Ca的下極板連接到地gnd。由此可見，電容器化的上極板通過第S PM0S晶體管P3連接到電源VCC，下極板通過第四NM0S晶體管M連接到地，電源VCC對電 容器化充電直至電容器兩端的電壓差達到電源電壓VCC。
[0054] 當時鐘信號CKI為高電平時，第二反相器T2的輸出為高電平，第SNM0S晶體管N3 截止，斷開其源極與漏極間的電學(xué)連接。第=反相器T3輸出為高電平，第二PM0S晶體管P2 截止，斷開第一PM0S晶體管P1柵極與電源VCC的電學(xué)連接。同時，第五NM0S晶體管N5開 啟，把第一PM0S晶體管P1的柵極連接到電容器化的下極板。該樣，電容器化上、下極板間 的電壓差VCC被加到第一PM0S晶體管P1的源、柵極間，第一PM0S晶體管P1開啟，從而把 電容器化的上極板連接到主開關(guān)晶體管NO的柵極。該樣，電容器化上、下極板間的壓差 VCC被加到了第^;：NMOS晶體管^的柵、源極間，第^;：NMOS晶體管^開啟，該樣第一PM0S 晶體管P1的柵極進一步被充分地連接到電容器化的下極板。同時，第四反相器T4的輸出 為低電平，第四NMOS晶體管M截止，斷開了電容器化下極板與地gnd的電學(xué)連接。同時， 電容器化上、下極板的壓差VCC被加到了第六NM0S晶體管的柵、源極之間，第六NM0S晶體 管開啟，從而把電容器化的下極板連接到主開關(guān)晶體管NO的源極。該時，電容器化上、下 極板間的壓差VCC被加到主開關(guān)晶體管NO的柵、源極間，主開關(guān)晶體管NO開啟，從而連接 輸入信號VIN與輸出信號SS。由于電容器化的信號保持功能，在輸入信號VIN變化時，主 開關(guān)晶體管NO的柵極與源極間始終保持VCC的壓差。
[0化5] 根據(jù)半導(dǎo)體器件的物理知識，主開關(guān)晶體管NO的導(dǎo)通電阻為：
[005(5]
( 1 )
[0057]上式中y。為電子遷移率，C"為M0S晶體管單位面積柵電容，W和L分別為主開關(guān) 晶體管NO的柵寬和柵長，Vg和V,分別為主開關(guān)晶體管NO柵極和源極電位，Vth為M0S晶體 管的闊值電壓；因為
[0化引 Vg-V曰=VCC 似
[0059] 把似式代入（1)式得到
(3 )
[0060] \'
[0061] 由（3)式可知，主開關(guān)管晶體管NO的導(dǎo)通電阻不隨輸入信號VIN變化，該提高了 主從式采樣保持電路的線型性；具體由圖7可知，主開關(guān)晶體管NO的源極電位V,其實是輸 入信號VIN，而（3)式中消去了V,，也就是說導(dǎo)通電阻R。。與輸入信號VIN無關(guān)。所W，本發(fā) 明采樣開關(guān)SW采用?？谠O(shè)計的自舉開關(guān)，極大地提高了采樣開關(guān)SW的線型性。
[0062] 作為具體實施例，請參考圖8所示，所述級間緩沖放大器3采用單端電路形式，其 包括第八NM0S晶體管N8、第九NM0S晶體管N9、第一電阻器R1和第二電阻器R2,所述第八 NM0S晶體管N8為工作晶體管，其柵極與主采樣保持電路2輸出的第一采樣信號SS1連接， 漏極輸出緩沖后的第一采樣信號BSS1，源極連接第一電阻器R1的一端，第一電阻器R1的另 一端接地；所述第九NM0S晶體管N9為負載晶體管，其柵極連接第二偏置電壓BIAS2,漏極 連接電源VCC，源極連接第二電阻器R2的一端，第二電阻器R2的另一端與第八NM0S晶體 管N8的漏極連接。其中，所述第一電阻器R1作為退化電阻用于提高所述級間緩沖放大器 3的線型性，所述第二偏置電壓BIAS2為電壓信號，可由巧片內(nèi)偏置產(chǎn)生單元產(chǎn)生。整個級 間緩沖放大器3的增益可表示為：
[0063]
( 4 )
[0064] 上式中，gms和gmg分別是第八NM0S晶體管N8和第九NM0S晶體管N9的跨導(dǎo)；作為 一種【具體實施方式】，所述第八NM0S晶體管N8與第九NM0S晶體管N9具有相同的尺寸，即所 述第八NM0S晶體管N8和第九NM0S晶體管N9的跨導(dǎo)相等，所W
[0065] gms=gm9 妨
[0066] 且所述第一電阻器R1和第二電阻器R2的阻值相等，把巧）式代入（4)式，得到 Ggh= 1，即所述級間緩沖放大器3的級間增益為1，因而它不會對第一采樣信號SS1放大， 緩沖后的第一采樣信號BSSl只相對于第一采樣信號SSI作信號平移，因此所述級間緩沖放 大器3具有極好的線型性。
[0067] 作為具體實施例，請參考圖9所示，所述時鐘電路5包括第一與非口NAND1、第二與 非口NAND2、第五反相器T5、第六反相器T6、第走反相器T7和數(shù)字緩沖器B1，所述第五反相 器T5和數(shù)字緩沖器B1的輸入端接收外部時鐘信號CK，第五反相器T5的輸出端與第一與非 口NAND1的第一輸入端連接，數(shù)字緩沖器B1的輸出端與第二與非口NAND2的第一輸入端連 接，第一與非口NAND1的輸出端與第六反相器T6的輸入端和第二與非口NAND2的第二輸入 端連接，第二與非口NAND2 的輸出端與第^;：反相器T7的輸入端和第一與非口NAND1的第二 輸入端連接，第六反相器T6的輸出端輸出第一內(nèi)部時鐘信號CKI1，第也反相器T7的輸出端 輸出第二內(nèi)部時鐘信號CKI2。在下面的原理說明中，為了說明的方便，假設(shè)所有數(shù)字口電路 延遲都相等設(shè)為Tg。,。。具體地，所述時鐘電路5的工作原理如下：
[0068] 請參考圖10,假設(shè)在初始時刻，外部時鐘信號CK為低電平（即地），此時數(shù)字緩沖 器B1的輸出為低電平，第二與非口NAND2的輸出為高電平；同時，第五反相器T5的輸出為 高電平，第一與非口NAND1的輸出為低電平。當外部時鐘信號CK的上升沿到來時，外部時 鐘信號CK從低電平變?yōu)楦唠娖剑措娫措妷篤CC)，經(jīng)過一個口延遲時間Tgw。后第五反相 器T5的輸出從高電平變?yōu)榈碗娖剑俳?jīng)過一個口延遲時間Tg。,。后，第一與非口NAND1的 輸出從低電平變?yōu)楦唠娖?，再?jīng)過一個口延遲時間，第二與非口NAND2的輸出從高電平變 為低電平。再經(jīng)過半個時鐘周期，外部時鐘信號CK的下降沿到來，外部時鐘信號CK從高電 平變?yōu)榈碗娖?，?jīng)過一個口延遲后，數(shù)字緩沖器B1的輸出從高電平變?yōu)榈碗娖剑俳?jīng)過一 個口延遲后，第二與非口NAND2的輸出從低電平變?yōu)楦唠娖?，再?jīng)過一個口延遲，第一與非 口NAND1的輸出從高電平變?yōu)榈碗娮儭Ｓ纱丝梢?，每當外部時鐘信號CK的上升沿到來時， 弓旭第一與非口NAND1的輸出從低電平變?yōu)楦唠娖?，再?jīng)過一個口延遲后，引起第二與非 口NAND2的輸出從高電平變?yōu)榈碗娖?；每當外部時鐘信號CK的下降沿到來時，引起第二與 非口NAND2的輸出從低電平變?yōu)楦唠娖剑俳?jīng)過一個口延遲后，引起第一與非口NAND1的輸 出從高電平變?yōu)榈碗娖健Ｒ簿褪钦f，第一與非口NAND1的輸出與第二與非口NAND2的輸出 有一個口延遲時間的脈沖交疊時間；當經(jīng)過第六反相器T6和第走反相器T7反相后，得到的 第一內(nèi)部時鐘信號CKI1與第二內(nèi)部時鐘信號CKI2為非交疊時鐘，非交疊時間為一個口延 遲時間。
[0069] 作為另一種具體實施例，本發(fā)明還可W采用差分電路形式實現(xiàn)，即圖3中的部分 信號和模塊將采用差分信號和差分模塊形式。為了便于說明，本發(fā)明將差分形式實現(xiàn)的原 理框圖重畫，具體請參見圖11所示。在本發(fā)明的差分實現(xiàn)形式中，所述輸入緩沖放大器1、 主采樣保持電路2、級間緩沖放大器3和主采樣保持電路4都采用差分電路。
[0070] 作為具體實施例，請參考圖12所示，所述輸入緩沖放大器2采用差分電路形式，其 包括兩個圖5所示的單端電路形式輸入緩沖放大器，兩個單端電路分別用于處理差分信號 中的正相部分和反相部分，每個單端電路包括第一NMOS晶體管N1和第二NMOS晶體管N2， 所述第一NMOS晶體管N1為工作晶體管，其柵極接收外部輸入的模擬信號Ain+和Ain-，源 極輸出緩沖后的模擬信號Bain-和Bain+，漏極連接電源VCC;所述第二NMOS晶體管N2為 偏置晶體管，其漏極連接第一NMOS晶體管N1的源極，為第一NMOS晶體管N1提供偏置電流， 源極接地gnd，柵極連接第一偏置電壓BIAS1。該第一偏置電壓BIAS1為一電壓信號，可由 巧片內(nèi)的偏置信號產(chǎn)生電路產(chǎn)生，且改變該第一偏置電壓BIASl的大小，可W調(diào)節(jié)所述第 二NMOS晶體管N2提供給第一NMOS晶體管N1的偏置電流大小。
[0071]作為具體實施例，請參考圖13所示，所述主采樣保持電路2和從采樣保持電路4 均采用差分電路形式并具有相同的電路結(jié)構(gòu)，其包括兩個圖6所示的單端電路形式采樣保 持電路，兩個單端電路分別用于處理差分信號中的正相部分和反相部分，每個單端電路包 括采樣開關(guān)SW和采樣電容Cs，所述采樣電容Cs的下極板接地，上極板連接采樣開關(guān)SW的 一端，采樣開關(guān)的另一端連接輸入信號VI化和VIN-，采樣開關(guān)SW的控制端與內(nèi)部時鐘信 號CKI連接，且所述采樣電容Cs上極板信號SS+和SS-作為主從采樣保持電路的輸出采樣 信號。具體地，在所述主采樣保持電路2中，所述采樣開關(guān)SW的另一端連接的輸入信號是 Bain+和Bain-，采樣開關(guān)SW的控制端與內(nèi)部時鐘信號CKI1連接，且所述采樣電容Cs上極 板信號作為主采樣保持電路2的輸出采樣信號SS1+和SS1-;在所述從采樣保持電路4中， 所述采樣開關(guān)SW的另一端連接的輸入信號是BSS1+和BSS1-，采樣開關(guān)SW的控制端與內(nèi) 部時鐘信號CKI2連接，且所述采樣電容Cs上極板信號作為從采樣保持電路4的輸出采樣 信號SS化和SS2-。具體工作過程中，當時鐘信號CKI為高電平時，采樣開關(guān)SW閉合，連接 輸入信號VI化和VIN-與采樣電容Cs的上極板SS+和SS-，此時采樣電容Cs上極板SS跟 蹤輸入信號VI化和VIN-;當時鐘信號CKI為低電平時，采樣開關(guān)SW斷開，此時采樣電容Cs 的上極板SS信號保持不變。
[0072] 作為具體實施例，請參考圖14所示，所述級間緩沖放大器3采用差分電路形式， 其包括兩個圖8所示的單端電路形式級間緩沖放大器和一尾電流源U1，兩個單端電路分別 用于處理差分信號中的正相部分和反相部分