一種cmos主從式采樣保持電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于模擬/混合信號集成電路領(lǐng)域，具體設(shè)及一種CMOS主從式采樣保持電 路。
【背景技術(shù)】
[0002] CMOS(ComplementaryMetalOxideSemiconductor,互補金屬氧化物半導(dǎo)體）工 藝由于極高的集成度和極低的加工價格，普遍用于模擬和混合信號集成電路設(shè)計。CMOS采 樣保持電路廣泛應(yīng)用于模數(shù)轉(zhuǎn)換器前端，它能采樣模擬信號瞬時值并將其保持一段時間。 在該段時間里，模數(shù)轉(zhuǎn)換器將處理一個不變的信號，該大大提高了模數(shù)轉(zhuǎn)換器的精度和準(zhǔn) 確性。
[0003] 圖1為現(xiàn)有技術(shù)中用于模數(shù)轉(zhuǎn)換器前端的CMOS單級采樣保持電路，包括一NM0S 晶體管化，一采樣電容Cd，NM0S晶體管化用作采樣開關(guān)，其柵極連接時鐘信號CLK，源極連 接模擬信號SIN，漏極連接采樣電容Cd上極板并輸出信號S0UT，采樣電容Cd下極板接地。 圖1中CMOS單級采樣保持電路的工作原理如下；
[0004] 請參考圖2,當(dāng)時鐘信號CLK為高電平時，NM0S晶體管化開啟，連接采樣電容Cd 的上極板S0UT到模擬信號SIN,采樣電容Cd的上極板S0UT跟隨模擬信號SIN。當(dāng)時鐘信 號CLK為低電平時，NM0S晶體管化截止，斷開采樣電容Cd的上極板S0UT與模擬信號SIN 間的電連接。由于采樣電容Cd具有電荷保持能力，采樣電容Cd的上極板將采樣并保持時 鐘下降沿處的模擬信號瞬時值。
[0005] 但是，本發(fā)明的發(fā)明人經(jīng)過研究發(fā)現(xiàn)，現(xiàn)有技術(shù)的CMOS單級采樣保持電路，只能 在半個時鐘周期內(nèi)保持信號不變，并且還受到電荷注入、非線型導(dǎo)通電阻等非理想效應(yīng)影 響，因而已經(jīng)不能滿足現(xiàn)在高速高精度模數(shù)轉(zhuǎn)換器需要。

【發(fā)明內(nèi)容】

[0006] 針對現(xiàn)有技術(shù)的CMOS單級采樣保持電路，只能在半個時鐘周期內(nèi)保持信號不變 的技術(shù)問題，本發(fā)明提供一種新型的CMOS主從式采樣保持電路。
[0007] 為了實現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案：
[000引一種CMOS主從式義樣保持電路，包括；
[0009] 輸入緩沖放大器，適于接收和緩沖外部輸入的模擬信號，并驅(qū)動主采樣保持電 路；
[0010] 主采樣保持電路，適于采樣保持輸入緩沖放大器的輸出信號，并輸出第一采樣信 號；
[0011] 級間緩沖放大器，適于接收和緩沖第一采樣信號，并驅(qū)動從采樣保持電路；
[0012] 從采樣保持電路，適于采樣保持級間緩沖放大器的輸出信號，并輸出第二采樣信 號，且第二采樣信號為所述CMOS主從式采樣保持電路的最終輸出信號；
[0013] 時鐘電路，適于接收外部時鐘信號，產(chǎn)生第一內(nèi)部時鐘信號和第二內(nèi)部時鐘信號， 所述第一內(nèi)部時鐘信號和第二內(nèi)部時鐘信號為一對非交疊的時鐘信號，且第一內(nèi)部時鐘信 號用于給主采樣保持電路提供時鐘信號，第二內(nèi)部時鐘信號用于給從采樣保持電路提供時 鐘信號。
[0014] 本發(fā)明提供的CMOS主從式采樣保持電路中，時鐘電路產(chǎn)生一對非交疊的第一內(nèi) 部時鐘信號和第二內(nèi)部時鐘信號，第一內(nèi)部時鐘信號用于給主采樣保持電路提供時鐘信 號，第二內(nèi)部時鐘信號用于給從采樣保持電路提供時鐘信號，因而主采樣保持電路和從保 持采樣電路共兩級保持電路能夠在整個時鐘周期內(nèi)保持信號不變；同時，還包括一個輸入 緩沖放大器用于接收和緩沖外部輸入的模擬信號，一個級間緩沖放大器被插入到兩級采樣 保持電路之間，用于隔離主采樣保持電路和從采樣保持電路的采樣電容，防止電荷分享效 應(yīng)發(fā)生。本發(fā)明應(yīng)用于模數(shù)轉(zhuǎn)換器前端，能大大提高模數(shù)轉(zhuǎn)換器性能。
[0015] 進一步，所述輸入緩沖放大器采用單端電路形式，包括第一NM0S晶體管和第二 NM0S晶體管，所述第一NM0S晶體管為工作晶體管，其柵極接收外部輸入的模擬信號，源極 輸出緩沖后的模擬信號，漏極連接電源VCC;所述第二NM0S晶體管為偏置晶體管，其漏極連 接第一NM0S晶體管的源極，為第一NM0S晶體管提供偏置電流，源極接地，柵極連接第一偏 置電壓。
[0016] 進一步，所述主采樣保持電路和從采樣保持電路均采用單端電路形式并具有相同 的電路結(jié)構(gòu)，包括采樣開關(guān)和采樣電容，所述采樣電容的下極板接地，上極板連接采樣開關(guān) 的一端，采樣開關(guān)的另一端連接輸入信號，采樣開關(guān)的控制端與內(nèi)部時鐘信號連接，且所述 采樣電容上極板信號作為主從采樣保持電路的輸出采樣信號。
[0017] 進一步，所述采樣開關(guān)為自舉開關(guān)，包括第一反相器、第二反相器、第=反相器、第 四反相器、第^醒05晶體管、第四NM0S晶體管、第五醒05晶體管、第六醒05晶體管、第^;： NM0S晶體管、第一PM0S晶體管、第二PM0S晶體管、第SPM0S晶體管、電容器和主開關(guān)晶體 管；所述主開關(guān)晶體管的源極連接輸入信號，漏極連接所述采樣電容的上極板，柵極同時連 接第六醒〇5晶體管、第^;：NM0S晶體管和第=PM0S晶體管的柵極，第一反相器的輸入端連 接內(nèi)部時鐘信號，輸出端與第二反相器和第=反相器的輸入端連接，第二反相器的輸出端 連接第=NM0S晶體管的源極，第=反相器的輸出端連接第四反相器的輸入端、第二PM0S 晶體管和第五NM0S晶體管的柵極，第四反相器的輸出端連接第四NM0S晶體管的柵極，第一 反相器、第二反相器、第S反相器和第四反相器為CMOS靜態(tài)邏輯口電路，由電源VCC供電， 第SNM0S晶體管的柵極接電源VCC，漏極連接主開關(guān)晶體管的柵極和第一PM0S晶體管的漏 極，第一PM0S晶體管的柵極連接第二PM0S晶體管、第五NM0S晶體管和第^;：NM0S晶體管的 漏極，電容器的上極板連接第一PM0S晶體管的源極和第SPM0S晶體管的漏極，第SPM0S 晶體管的源極連接電源VCC，電容器的下極板連接第五NM0S晶體管和第走NM0S晶體管的 源極化及第四NM0S晶體管和第六NM0S晶體管的漏極，第四NM0S晶體管的源極接地，第六 NM0S晶體管的源極與主開關(guān)晶體管的源極連接。
[001引進一步，所述級間緩沖放大器采用單端電路形式，包括第八NM0S晶體管、第九NM0S晶體管、第一電阻器和第二電阻器，所述第八NM0S晶體管為工作晶體管，其柵極與主 采樣保持電路輸出的第一采樣信號連接，漏極輸出緩沖后的第一采樣信號，源極連接第一 電阻器的一端，第一電阻器的另一端接地；所述第九NM0S晶體管為負載晶體管，其柵極連 接第二偏置電壓，漏極連接電源VCC，源極連接第二電阻器的一端，第二電阻器的另一端與 第八NMOS晶體管的漏極連接。
[0019] 進一步，所述第八NM0S晶體管和第九NM0S晶體管的跨導(dǎo)相等，且所述第一電阻器 和第二電阻器的阻值相等。
[0020] 進一步，所述時鐘電路包括第一與非口、第二與非口、第五反相器、第六反相器、第 走反相器和數(shù)字緩沖器，所述第五反相器和數(shù)字緩沖器的輸入端接收外部時鐘信號，第五 反相器的輸出端與第一與非口的第一輸入端連接，數(shù)字緩沖器的輸出端與第二與非口的第 一輸入端連接，第一與非口的輸出端與第六反相器的輸入端和第二與非口的第二輸入端連 接，第二與非口的輸出端與第走反相器的輸入端和第一與非口的第二輸入端連接，第六反 相器的輸出端輸出第一內(nèi)部時鐘信號，第走反相器的輸出端輸出第二內(nèi)部時鐘信號。
[0021] 進一步，所述輸入緩沖放大器采用差分電路形式，其包括兩個單端電路形式，兩個 單端電路分別用于處理差分信號中的正相部分和反相部分，每個單端電路包括第一NM0S 晶體管和第二NM0S晶體管，所述第一NM0S晶體管為工作晶體管，其柵極接收外部輸入的模 擬信號，源極輸出緩沖后的模擬信號，漏極連接電源VCC;所述第二NM0S晶體管為偏置晶體 管，其漏極連接第一NM0S晶體管的源極，為第一NM0S晶體管提供偏置電流，源極接地，柵極 連接第一偏置電壓。
[0022] 進一步，所述主采樣保持電路和從采樣保持電路均采用差分電路形式并具有相同 的電路結(jié)構(gòu)，其包括兩個單端電路形式，兩個單端電路分別用于處理差分信號中的正相部 分和反相部分，每個單端電路包括采樣開關(guān)和采樣電容，所述采樣電容的下極板接地，上極 板連接采樣開關(guān)的一端，采樣開關(guān)的另一端連接輸入信號，采樣開關(guān)的控制端與內(nèi)部時鐘 信號連接，且所述采樣電容上極板信號作為主從采樣保持電路的輸出采樣信號。
[0023] 進一步，所述級間緩沖放大器采用差分電路形式，其包括兩個單端電路形式和尾 電流源，兩個單端電路分別用于處理差分信號中的正相部分和反相部分，每個單端電路包 括第八NM0S晶體管、第九NM0S晶體管、第一電阻器和第二電阻器，所述第八NM0S晶體管 為工作晶體管，其柵極與主采樣保持電路輸出的第一采樣信號連接，漏極輸出緩沖后的第 一采樣信號，源極連接第一電阻器的一端，第一電阻器的另一端經(jīng)尾電流源接地；所述第九 NM0S晶體管為負載晶體管，其柵極連接第二偏置電壓，漏極連接電源VCC，源極連接第二電 阻器的一端，第二電阻器的另一端與第八NM0S晶體管的漏極連接。
【附圖說明】
[0024]圖1是現(xiàn)有技術(shù)提供的CMOS單級采樣保持電路結(jié)構(gòu)示意圖。
[0025] 圖2是現(xiàn)有技術(shù)提供的CMOS單級采樣保持電路時序示意圖。
[0026] 圖3是本發(fā)明提供的CMOS主從式采樣保持電路單端原理框圖。
[0027] 圖4是本發(fā)明提供的CMOS主從式采樣保持電路時序示意圖。
[002引圖5是圖3中輸入緩沖放大器的實施線路圖。
[0029] 圖6是圖3中主從采樣保持電路的實施線路圖。
[0030] 圖7是圖6中采樣開關(guān)的實施線路圖。
[0031] 圖8是圖3中級間緩沖放大器的實施線路圖。
[0032] 圖9是圖3中時鐘電路的實施線路圖。
[0033] 圖10是圖9所示時鐘電路工作時序示意圖。
[0034] 圖11是本發(fā)明提供的CMOS主從式采樣保持電路差分原理框圖。