r>[0035] 圖12是圖11中輸入緩沖放大器的實(shí)施線路圖。
[0036] 圖13是圖11中主從采樣保持電路的實(shí)施線路圖。
[0037] 圖14是圖11中級(jí)間緩沖放大器的實(shí)施線路圖。
[003引圖中，1、輸入緩沖放大器；2、主采樣保持電路；3、級(jí)間緩沖放大器；4、從采樣保持 電路；5、時(shí)鐘電路。
【具體實(shí)施方式】
[0039] 為了使本發(fā)明實(shí)現(xiàn)的技術(shù)手段、創(chuàng)作特征、達(dá)成目的與功效易于明白了解，下面結(jié) 合具體圖示，進(jìn)一步闡述本發(fā)明。
[0040] 請(qǐng)參考圖3所示，本發(fā)明提供一種CMOS主從式采樣保持電路，包括：
[0041] 輸入緩沖放大器1，適于接收和緩沖外部輸入的模擬信號(hào)Ain,并驅(qū)動(dòng)主采樣保持 電路2 ;
[0042] 主采樣保持電路2,適于采樣保持輸入緩沖放大器1的輸出信號(hào)BAin，并輸出第一 義樣信號(hào)SS1 ;
[0043] 級(jí)間緩沖放大器3,適于接收和緩沖第一采樣信號(hào)SS1，并驅(qū)動(dòng)從采樣保持電路4;
[0044] 從采樣保持電路4,適于采樣保持級(jí)間緩沖放大器3的輸出信號(hào)BSS1，并輸出第二 采樣信號(hào)SS2,且第二采樣信號(hào)SS2為所述CMOS主從式采樣保持電路的最終輸出信號(hào)；
[0045] 時(shí)鐘電路5,適于接收外部時(shí)鐘信號(hào)CK，產(chǎn)生第一內(nèi)部時(shí)鐘信號(hào)CKI1和第二內(nèi)部 時(shí)鐘信號(hào)CKI2,所述第一內(nèi)部時(shí)鐘信號(hào)CKI1和第二內(nèi)部時(shí)鐘信號(hào)CKI2為一對(duì)非交疊的時(shí) 鐘信號(hào)，且第一內(nèi)部時(shí)鐘信號(hào)CKI1用于給主采樣保持電路2提供時(shí)鐘信號(hào)，第二內(nèi)部時(shí)鐘 信號(hào)CKI2用于給從采樣保持電路4提供時(shí)鐘信號(hào)。
[0046] 本發(fā)明提供的CMOS主從式采樣保持電路中，時(shí)鐘電路產(chǎn)生一對(duì)非交疊的第一內(nèi) 部時(shí)鐘信號(hào)和第二內(nèi)部時(shí)鐘信號(hào)，第一內(nèi)部時(shí)鐘信號(hào)用于給主采樣保持電路提供時(shí)鐘信 號(hào)，第二內(nèi)部時(shí)鐘信號(hào)用于給從采樣保持電路提供時(shí)鐘信號(hào)，因而主采樣保持電路和從保 持采樣電路共兩級(jí)保持電路能夠在整個(gè)時(shí)鐘周期內(nèi)保持信號(hào)不變；同時(shí)，還包括一個(gè)輸入 緩沖放大器用于接收和緩沖外部輸入的模擬信號(hào)，一個(gè)級(jí)間緩沖放大器被插入到兩級(jí)采樣 保持電路之間，用于隔離主采樣保持電路和從采樣保持電路的采樣電容，防止電荷分享效 應(yīng)發(fā)生。本發(fā)明應(yīng)用于模數(shù)轉(zhuǎn)換器前端，能大大提高模數(shù)轉(zhuǎn)換器性能。
[0047] 在本發(fā)明中，所述主采樣保持電路2和從采樣保持電路4在時(shí)鐘信號(hào)驅(qū)動(dòng)下周期 性工作，每個(gè)工作周期分跟蹤相和采樣相兩部分。在跟蹤相，主采樣保持電路2和從采樣保 持電路4的輸出跟隨其輸入信號(hào)；在保持相，主采樣保持電路2和從采樣保持電路4的輸出 信號(hào)保持不變。當(dāng)?shù)谝粌?nèi)部時(shí)鐘信號(hào)CKI1為高電平時(shí)，主采樣保持電路2處于跟蹤相，當(dāng) 第一內(nèi)部時(shí)鐘信號(hào)CKI1為低電平時(shí)，主采樣保持電路2處于保持相；當(dāng)?shù)诙?nèi)部時(shí)鐘信號(hào) CKI2為高電平時(shí)，從采樣保持電路4處于跟蹤相，當(dāng)?shù)诙?nèi)部時(shí)鐘信號(hào)CKI2為低電平時(shí)，從 采樣保持電路4處于保持相。由于第一內(nèi)部時(shí)鐘信號(hào)CKI1和第二內(nèi)部時(shí)鐘信號(hào)CKI2為一 對(duì)非交疊的時(shí)鐘信號(hào)，因而主跟蹤保持電路2和從跟蹤保持電路4不會(huì)同時(shí)處于跟蹤相。
[0048] 具體請(qǐng)參考圖4,在開(kāi)始時(shí)刻，第一內(nèi)部時(shí)鐘信號(hào)CKI1和第二內(nèi)部時(shí)鐘信號(hào)CKI2 都為低電平，主采樣保持電路2和從采樣保持電路4都處于保持相。在某一時(shí)間t，第一內(nèi) 部時(shí)鐘信號(hào)CKI1上升沿到來(lái)，其從低電平跳變到高電平，主采樣保持電路2進(jìn)入跟蹤相，其 輸出的第一采樣信號(hào)SS1跟隨外部輸入的模擬信號(hào)Ain;經(jīng)過(guò)一個(gè)脈沖時(shí)間TP后，第一內(nèi) 部時(shí)鐘信號(hào)CKI1下降沿到來(lái)，其從高電平跳變?yōu)榈碗娖?，主采樣保持電?采樣并保持該 時(shí)刻的外部輸入的模擬信號(hào)Ain,之后主采樣保持電路2進(jìn)入保持相，其輸出的第一采樣信 號(hào)SS1信號(hào)保持不變；再經(jīng)過(guò)一個(gè)時(shí)鐘非交疊時(shí)間，第二內(nèi)部時(shí)鐘信號(hào)CKI2上升沿到來(lái)，其 從低電平跳變到高電平，從采樣保持電路4進(jìn)入跟蹤相，其輸出的第二采樣信號(hào)SS2跟隨第 一采樣信號(hào)SS1 ;經(jīng)過(guò)一個(gè)脈沖時(shí)間TP后，第二內(nèi)部時(shí)鐘信號(hào)CKI2下降沿到來(lái)，其從高電 平跳變?yōu)榈碗娖?，從采樣保持電?采樣并保持該時(shí)刻的第一采樣信號(hào)SS1后進(jìn)入保持相， 其輸出的第二采樣信號(hào)SS2保持不變。此后，在第一內(nèi)部時(shí)鐘信號(hào)CKI1和第二內(nèi)部時(shí)鐘信 號(hào)CKI2的驅(qū)動(dòng)下，主采樣保持電路2和從采樣保持電路4交疊地對(duì)信號(hào)進(jìn)行采樣和保持。 并且從圖4可W看出，從采樣保持電路4輸出的第二采樣信號(hào)SS2在整個(gè)時(shí)鐘周期內(nèi)保持 不變。
[0049]作為一種具體實(shí)施例，圖3中的所有信號(hào)和模塊都采用單端信號(hào)或者單端電路形 式。
[0化0] 請(qǐng)參考圖5,其示出了圖3中輸入緩沖放大器1采用單端電路形式實(shí)現(xiàn)的線路圖， 所述輸入緩沖放大器1包括第一NMOS晶體管N1和第二NMOS晶體管N2,所述第一NMOS晶 體管N1為工作晶體管，其柵極接收外部輸入的模擬信號(hào)Ain,源極輸出緩沖后的模擬信號(hào) BAin，漏極連接電源VCC;所述第二NMOS晶體管N2為偏置晶體管，其漏極連接第一NMOS晶 體管N1的源極，為第一NMOS晶體管N1提供偏置電流，源極接地，柵極連接第一偏置電壓 BIAS1。該第一偏置電壓BIAS1為一電壓信號(hào)，可由巧片內(nèi)的偏置信號(hào)產(chǎn)生電路產(chǎn)生，且改 變?cè)摰谝黄秒妷築IAS1的大小，可W調(diào)節(jié)所述第二NMOS晶體管N2提供給第一NMOS晶體 管N1的偏置電流大小。
[0化1] 請(qǐng)參考圖6所示，所述主采樣保持電路2和從采樣保持電路4具有相同的電路結(jié) 構(gòu)，它們的單端電路實(shí)現(xiàn)形式包括采樣開(kāi)關(guān)SW和采樣電容Cs，所述采樣電容Cs的下極板接 地，上極板連接采樣開(kāi)關(guān)SW的一端，采樣開(kāi)關(guān)SW的另一端連接輸入信號(hào)VIN，采樣開(kāi)關(guān)SW 的控制端與內(nèi)部時(shí)鐘信號(hào)CKI連接，且所述采樣電容Cs上極板信號(hào)作為主從采樣保持電路 的輸出采樣信號(hào)SS。具體地，在所述主采樣保持電路2中，所述采樣開(kāi)關(guān)SW的另一端連接 的輸入信號(hào)是BAin，采樣開(kāi)關(guān)SW的控制端與內(nèi)部時(shí)鐘信號(hào)CKI1連接，且所述采樣電容Cs 上極板信號(hào)作為主采樣保持電路2的輸出采樣信號(hào)SS1 ;在所述從采樣保持電路4中，所述 采樣開(kāi)關(guān)SW的另一端連接的輸入信號(hào)是BSS1，采樣開(kāi)關(guān)SW的控制端與內(nèi)部時(shí)鐘信號(hào)CKI2 連接，且所述采樣電容Cs上極板信號(hào)作為從采樣保持電路4的輸出采樣信號(hào)SS2。具體工 作過(guò)程中，當(dāng)時(shí)鐘信號(hào)CKI為高電平時(shí)，采樣開(kāi)關(guān)SW閉合，連接輸入信號(hào)VIN與采樣電容Cs 的上極板SS，此時(shí)采樣電容Cs上極板SS跟蹤輸入信號(hào)VIN;當(dāng)時(shí)鐘信號(hào)CKI為低電平時(shí)， 采樣開(kāi)關(guān)SW斷開(kāi)，此時(shí)采樣電容Cs的上極板SS信號(hào)保持不變。
[0化2] 作為具體實(shí)施例，請(qǐng)參考圖7所示，所述采樣開(kāi)關(guān)SW為自舉開(kāi)關(guān)，包括第一反相器T1、第二反相器T2、第=反相器T3、第四反相器T4、第=NMOS晶體管N3、第四NMOS晶體管 M、第五NM0S晶體管服、第六NMOS晶體管N6、第^;：NMOS晶體管^、第一？105晶體管？1、第 二PM0S晶體管P2、第SPM0S晶體管P3、電容器化和主開(kāi)關(guān)晶體管NO;其中，所述主開(kāi)關(guān)晶 體管NO為自舉開(kāi)關(guān)的主要開(kāi)關(guān)器件，其源極連接輸入信號(hào)VIN，漏極連接所述采樣電容Cs 的上極板55，柵極同時(shí)連接第六NMOS晶體管N6、第^;：NMOS晶體管N7和第=PMOS晶體管P3的柵極，第一反相器T1的輸入端連接內(nèi)部時(shí)鐘信號(hào)CKI，輸出端與第二反相器T2和第S 反相器T3的輸入端連接，第二反相器T2的輸出端連接第=NM0S晶體管N3的源極，第= 反相器T3的輸出端連接第四反相器T4的輸入端、第二PM0S晶體管P2和第五NM0S晶體管 N5的柵極，第四反相器T4的輸出端連接第四NM0S晶體管M的柵極，第一反相器T1、第二 反相器T2、第S反相器T2和第四反相器T4為CMOS靜態(tài)邏輯口電路，由電源VCC供電，因此 其輸出高電平為電源電壓VCC，輸出低電平為地電平gnd，第SNM0S晶體管N3的柵極接電 源VCC，漏極連接主開(kāi)關(guān)晶體管NO的柵極和第一PM0S晶體管P1的漏極，第一PM0S晶體管 P1的柵極連接第二PM0S晶體管？2、第五NM0S晶體管N5和第^;：NM0S晶體管N7的漏極，電 容器化的上極板連接第一PM0S晶體管P1的源極和第SPM0S晶體管P3的漏極，第SPM0S 晶體管P3的源極連接電源VCC，電容器化的下極板連接第五NM0S晶體管N5和第^;：NM0S 晶體管N7的源極W及第四NM0S晶體管M和第六NM0S晶體管N6的漏極，第四NM0S晶體 管M的源極接地，第六NM0S晶體管N6的源極與主開(kāi)關(guān)晶體管NO的源極連接。所述自舉 開(kāi)關(guān)的工作原理如下：
[0化3] 當(dāng)時(shí)鐘信號(hào)CKI為低電平時(shí)，第二反相器T2輸出低電平，第SNM0S晶體管N3開(kāi) 啟，主開(kāi)關(guān)晶體管NO的柵極被拉低，主開(kāi)關(guān)晶體管NO截止，斷開(kāi)其源極與柵極間的電學(xué)連 接。由于圖6中采樣電容Cs的信號(hào)保持功能，位于主開(kāi)關(guān)晶體管NO漏極的信號(hào)SS將被采 樣并保持；同時(shí)，第六NM0S晶體管N6的柵極電位被拉低，第六NM0S晶體管N6截止，斷開(kāi)電 容器化下極板與輸入信號(hào)VIN的電學(xué)連接；同時(shí)，第SPM0S晶體管P3的柵極電位被拉低， 第^PM0S晶體管P3開(kāi)啟，把電容器化的上極板連接到電源VCC。第^;：NM0S晶體管N7的 柵極被拉低，第走NM0S晶體管N7截止，部分?jǐn)嚅_(kāi)（因?yàn)殡娙萜骰南聵O板與第一PM0S晶 體管P1的柵極通過(guò)N7和N5連接，N7截止只是部分?jǐn)嚅_(kāi)，只有當(dāng)N5也截止時(shí)才完全斷開(kāi)） 第一PM0S晶體管P1的柵極與電容器化下極板間的電學(xué)連接。同時(shí)，第S反相器T3輸出 為低電平，第五NM0S晶體管N5的柵極為低電平，第五NM0S晶體管N5截止，進(jìn)一步完全斷 開(kāi)第一PM0S晶體管P1的柵極與電容器化下極板間的電學(xué)連接。同時(shí)，第二PM0S晶體管 P2的柵極為低電平，第二PM0S晶體管P2開(kāi)啟，把第一PM0S晶體管P1的柵極連接到電源 VCC，第一PM0S晶體管截止，斷開(kāi)電容器化上極板與主開(kāi)關(guān)晶體管NO柵極間的電學(xué)連接。 同時(shí)，第四反相器T4的輸出為高電平，第四NM0S晶體管M柵極為高電平