Sar adc的采樣保持電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種逐次逼近寄存器型(SAR)模擬數(shù)字轉(zhuǎn)換器(ADC)的采樣保持電路。
【背景技術(shù)】
[0002]如圖1所示，是現(xiàn)有SAR ADC的采樣保持電路圖；現(xiàn)有SAR ADC的采樣保持電路的一個(gè)通道包括:PMOS 開(kāi)關(guān)PSlOl 和 PS102，CM0S 開(kāi)關(guān) CSlOl 和 CS102，NMOS 開(kāi)關(guān)NSlOl、NS102和NS103。CMOS開(kāi)關(guān)CSlOl為正參考電壓VREFP的選通開(kāi)關(guān)；PM0S開(kāi)關(guān)PS102和NMOS開(kāi)關(guān)NS103為輸入通道的輸入模擬信號(hào)VIN的選通開(kāi)關(guān)；NM0S開(kāi)關(guān)NSlOl為負(fù)參考電壓VREFN的選通開(kāi)關(guān)；PM0S開(kāi)關(guān)PSlOl閉合時(shí)電容ClOl的下級(jí)板Y接正參考電壓VREFP ;CM0S開(kāi)關(guān)CS102閉合時(shí)電容ClOl的下級(jí)板Y接輸入電壓VIN ;NM0S開(kāi)關(guān)NS102閉合時(shí)電容ClOl的下級(jí)板Y接負(fù)參考電壓VREFN ;開(kāi)關(guān)SlOl閉合時(shí)電容ClOl的上極板X虛地；同一時(shí)刻開(kāi)關(guān)PS101、CS102和NS102最多只能有一個(gè)開(kāi)關(guān)閉合。
[0003]開(kāi)關(guān)PS101、CS102和NS102和電容ClOl組成以采樣電容單元結(jié)構(gòu)101，由多個(gè)這樣的采樣電容單元結(jié)構(gòu)組成采樣電容陣列，也即不同采樣電容單元結(jié)構(gòu)的電容ClOl的大小一般設(shè)置為不同，但是連接方式都相同，多個(gè)采樣電容單元結(jié)構(gòu)的電容ClOI并聯(lián)后能使整個(gè)采樣電容陣列的電容大小得到方便調(diào)節(jié)。比較器102的反相輸入端連接開(kāi)關(guān)CSlOl的上極板X，比較器102的輸出端連接到逐次逼近寄存器103，所述比較器的正相輸入端接地。
[0004]如圖2所示，是圖1的采樣期的狀態(tài)圖；采樣期時(shí)，開(kāi)關(guān)CS101、NSlOU PS102、NS103、CS102和SlOl閉合，其他開(kāi)關(guān)打開(kāi)。輸入模擬信號(hào)VIN被電容ClOl采樣。
[0005]如圖3所示，是圖1的量化期的狀態(tài)圖；量化期時(shí)，開(kāi)關(guān)CSlOl和NSlOl閉合，PSlOl和NS102由SAR邏輯控制信號(hào)控制閉合或打開(kāi)，其他開(kāi)關(guān)打開(kāi)。被采樣的輸入模擬信號(hào)VIN被逐級(jí)量化為數(shù)字信號(hào)。
[0006]時(shí)間常數(shù)由開(kāi)關(guān)電阻和采樣電容決定:τ = RC ;而時(shí)間常數(shù)限制了 SAR ADC的采樣和轉(zhuǎn)換速率，希望有盡可能小的時(shí)間常數(shù)，失配(Mismatch)限制了電容值不能太小，減小開(kāi)關(guān)電阻就得使用大的面積，開(kāi)關(guān)的面積在整個(gè)SAR ADC中占有很大的比例。

【發(fā)明內(nèi)容】

[0007]本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種SAR ADC的采樣保持電路，能節(jié)省芯片面積。
[0008]為解決上述技術(shù)問(wèn)題，本發(fā)明提供的SAR ADC的采樣保持電路的每一通道包括:
[0009]采樣電容陣列，所述采樣電容陣列由多個(gè)重復(fù)排列的采樣電容單元組成，各所述采樣電容單元都包括一個(gè)采樣電容以及和該采樣電容的下極板連接的第一開(kāi)關(guān)和第二開(kāi)關(guān)。
[0010]所述采樣電容的上極板連接到比較器的反相輸入端，所述比較器的正相輸入端接地。
[0011]第三開(kāi)關(guān)連接在所述采樣電容的上極板和所述比較器的輸出端之間。
[0012]第四開(kāi)關(guān)和第一開(kāi)關(guān)依次連接在正參考電壓和所述采樣電容的下極板之間。
[0013]第五開(kāi)關(guān)和第二開(kāi)關(guān)依次連接在負(fù)參考電壓和所述采樣電容的下極板之間。
[0014]輸入模擬信號(hào)通過(guò)第六開(kāi)關(guān)連接到所述第四開(kāi)關(guān)和所述第一開(kāi)關(guān)的連接點(diǎn)，所述輸入模擬信號(hào)通過(guò)第七開(kāi)關(guān)連接到所述第五開(kāi)關(guān)和所述第二開(kāi)關(guān)的連接點(diǎn)。
[0015]采樣期間，所述第六開(kāi)關(guān)、所述第七開(kāi)關(guān)、所述第一開(kāi)關(guān)和所述第二開(kāi)關(guān)閉合使所述輸入模擬信號(hào)連接到所述采樣電容的下極板，所述第三開(kāi)關(guān)閉合使所述采樣電容的上極板接虛地，所述第四開(kāi)關(guān)和所述第五開(kāi)關(guān)打開(kāi)。
[0016]量化期間，所述第四開(kāi)關(guān)和所述第五開(kāi)關(guān)閉合，所述第三開(kāi)關(guān)、所述第六開(kāi)關(guān)和所述第七開(kāi)關(guān)打開(kāi)，所述第一開(kāi)關(guān)和所述第二開(kāi)關(guān)由SAR邏輯控制信號(hào)控制閉合或打開(kāi)。
[0017]進(jìn)一步的改進(jìn)是，所述第四開(kāi)關(guān)為CMOS開(kāi)關(guān)。
[0018]進(jìn)一步的改進(jìn)是，所述第一開(kāi)關(guān)為PMOS開(kāi)關(guān)。
[0019]進(jìn)一步的改進(jìn)是，所述第五開(kāi)關(guān)為NMOS開(kāi)關(guān)。
[0020]進(jìn)一步的改進(jìn)是，所述第二開(kāi)關(guān)為NMOS開(kāi)關(guān)。
[0021]進(jìn)一步的改進(jìn)是，所述第六開(kāi)關(guān)為PMOS開(kāi)關(guān)。
[0022]進(jìn)一步的改進(jìn)是，所述第七開(kāi)關(guān)為NMOS開(kāi)關(guān)。
[0023]進(jìn)一步的改進(jìn)是，所述比較器的輸出端連接到逐次逼近寄存器。
[0024]進(jìn)一步的改進(jìn)是，各所述采樣電容單元的采樣電容的大小不同。
[0025]本發(fā)明的第一開(kāi)關(guān)和第二開(kāi)關(guān)能夠在采樣期間和量化期間復(fù)用，相對(duì)于現(xiàn)有結(jié)構(gòu)本發(fā)明的每一個(gè)通道的一個(gè)采樣電容單元能節(jié)省一個(gè)開(kāi)關(guān)如CMOS開(kāi)關(guān)，每一通道的整個(gè)采樣電容陣列則能節(jié)省多個(gè)開(kāi)關(guān)，開(kāi)關(guān)數(shù)量的減少能減少芯片面積，芯片的面積的減少有利于增加各單個(gè)開(kāi)關(guān)的面積以減小開(kāi)關(guān)電阻，從而減少時(shí)間常數(shù)，提高SARADC的采樣和轉(zhuǎn)換速率。
【附圖說(shuō)明】
[0026]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明:
[0027]圖1是現(xiàn)有SAR ADC的采樣保持電路圖；
[0028]圖2是圖1的采樣期的狀態(tài)圖；
[0029]圖3是圖1的量化期的狀態(tài)圖；
[0030]圖4是本發(fā)明實(shí)施例SAR ADC的采樣保持電路圖；
[0031]圖5是圖4的采樣期的狀態(tài)圖；
[0032]圖6是圖4的量化期的狀態(tài)圖。
【具體實(shí)施方式】
[0033]如圖4所示，是本發(fā)明實(shí)施例SAR ADC的采樣保持電路圖；本發(fā)明實(shí)施例SAR ADC的采樣保持電路的每一通道包括:
[0034]采樣電容陣列，所述采樣電容陣列由多個(gè)重復(fù)排列的采樣電容單元I組成，各所述采樣電容單元I都包括一個(gè)采樣電容Cl以及和該采樣電容Cl的下極板連接的第一開(kāi)關(guān)PSl和第二開(kāi)關(guān)NS2。不同采樣電容單元I的采樣電容Cl的大小一般設(shè)置為不同，但是連接方式都相同，多個(gè)采樣電容單元I的采樣電容Cl并聯(lián)后能使整個(gè)采樣電容陣列的電容大小得到方便調(diào)節(jié)