本公開涉及半導體制造領域，特別是涉及一種半導體結構、存儲器及其制備方法。

背景技術：

1、隨著半導體技術的發(fā)展，用于疊層存儲器單元的多重平面技術，可以使得半導體器件獲得更小的器件尺寸及更大存儲容量，因此產生了不同的三維(3d)閃存存儲器結構，例如三維或非(3d?nor)閃存存儲器、三維與非(3d?nand)閃存存儲器等。

2、相關技術中，采用字線垂直結構的3d?nor由于源接觸區(qū)和漏接觸區(qū)的間距縮小，導致耦合效應以及短溝道效應，很難降低層間距離，很難實現更高的存儲密度。

技術實現思路

1、基于此，本公開提供一種半導體結構、存儲器及其制備方法，至少能夠降低三維nor閃存高度的同時提高存儲密度。

2、根據本公開的各種些實施例，一方面提供一種半導體結構，包括第一導電結構、第二導電結構、第三導電結構、溝道層及隔離層，第一導電結構沿第一方向延伸；第二導電結構和第三導電結構沿第二方向延伸，第二導電結構和第三導電結構在第一方向上間隔交替排布；溝道層沿第一方向延伸，溝道層環(huán)繞第一導電結構；隔離層沿第二方向延伸，隔離層位于第二導電結構和第三導電結構之間，隔離層與溝道層接觸連接；其中，溝道層具有多個在第二方向上延伸的凸出部，第二導電結構和第三導電結構分別與對應的凸出部接觸連接；第二方向垂直于第一方向。

3、在上述實施例的半導體結構中，通過在環(huán)繞第一導電結構的溝道層上設置多個在第二方向上延伸的凸出部，并設置第二導電結構和第三導電結構分別與對應的凸出部接觸連接，將每一層的溝道區(qū)設置成有兩個凸出部的u型溝道，在增加溝道長度的同時不會增加單元間的間距，因此，本實施例的半導體結構在溝道區(qū)設置凸出部，可以降低堆疊的第二導電結構和第三導電結構所在的膜層和隔離層的層高，降低半導體結構的整體高度，增加存儲密度，提高產品良率。

4、在一些實施例中，凸出部至少包括位于第一導電結構的沿第二方向相對兩側的兩部分，確保第一導電結構兩側的溝道區(qū)都可以降低堆疊的第二導電結構和第三導電結構所在的膜層和隔離層的層高，降低半導體結構的整體高度，增加存儲密度，提高產品良率。

5、在一些實施例中，凸出部環(huán)繞第一導電結構的外側壁，使得三維結構的半導體結構中的第一導電結構的溝道區(qū)在三維角度整體都具有凸出部，確保三維結構的半導體結構整體都可以降低高度，增加存儲密度。

6、在一些實施例中，在沿第一方向朝向第一導電結構的底面的方向上，不同層的第二導電結構、第三導電結構沿第二方向的長度依次增大，階梯狀的導電結構使得位于不同臺階的導電結構可以通過簡單的結構與其對應的位線相連，簡化工藝流程，降低生產成本。

7、在一些實施例中，溝道層周向環(huán)繞第一導電結構；半導體結構還包括阻擋層，阻擋層周向環(huán)繞第一導電結構的側壁并覆蓋第一導電結構的底面。

8、在一些實施例中，半導體結構還包括電荷存儲層，電荷存儲層周向環(huán)繞阻擋層的側壁并覆蓋阻擋層的底面，電荷存儲層和阻擋層共同作用使得半導體結構具備存儲的功能。

9、在一些實施例中，電荷存儲層包括第一介質層、第二介質層及第三介質層，第一介質層周向環(huán)繞阻擋層的外側壁且覆蓋阻擋層的底面；第二介質層周向環(huán)繞第一介質層的外側壁且覆蓋第一介質層的底面；第三介質層周向環(huán)繞第二介質層的外側壁且覆蓋第二介質層的底面；第一介質層與第三介質層材質相同，第一介質層與第二介質層材質不同。

10、根據本公開的各種些實施例，另一方面提供一種存儲器，包括襯底及位于襯底上的陣列結構，陣列結構包括陣列排布的上述任一實施例中的半導體結構；陣列結構中第一導電結構均沿第一方向延伸，且沿第二方向及第三方向行列排布；第二方向與第三方向相交且均垂直于第一方向；沿第三方向相鄰的半導體結構相互絕緣，同一層中沿第二方向相鄰的半導體結構的第二導電結構或第三導電結構電連接；不同層中沿第一方向相鄰的半導體結構的第二導電結構或第三導電結構相互絕緣。

11、在上述實施例的存儲器中，通過半導體結構在環(huán)繞第一導電結構的溝道層上設置多個在第二方向上延伸的凸出部，并設置第二導電結構和第三導電結構分別與對應的凸出部接觸連接，將每一層的溝道區(qū)設置成有兩個凸出部的u型溝道，在增加溝道長度的同時不會增加單元間的間距，因此，本實施例的存儲器通過多個半導體結構在溝道區(qū)設置凸出部，可以降低堆疊的第二導電結構和第三導電結構所在的膜層和隔離層的層高，降低存儲器的整體高度，增加存儲密度，提高產品良率。

12、在一些實施例中，在沿第一方向背離襯底的方向上，位于陣列結構的外圍的不同層的第二導電結構、第三導電結構，沿第二方向的長度依次減小且形成臺階，階梯狀的導電結構使得位于不同臺階的導電結構可以通過簡單的結構與其對應的位線相連，簡化工藝流程，降低生產成本。

13、在一些實施例中，存儲器還包括字線延伸部及/或位線接觸插塞，字線延伸部位于陣列結構上，與第一導電結構對應設置；位線接觸插塞位于陣列結構的外圍，與第二導電結構及第三導電結構對應設置，與各導電結構對應的接觸插塞可以將各導電結構與后續(xù)工藝中對應的結構相連接，便于后續(xù)結構制備。

14、在一些實施例中，在沿第一方向背離襯底的方向上，不同層的凸出部對應的位線接觸插塞的高度依次減小，與上述臺階狀的第二導電結構與第三導電結構相對應，使得各位線接觸插塞的頂面齊平，便于后續(xù)結構制備。

15、根據本公開的各種些實施例，再一方面提供一種存儲器的制備方法，包括：提供襯底；于襯底上依次形成沿第一方向交替疊置的隔離層與犧牲層；形成陣列結構，陣列結構包括第一導電結構、第二導電結構、第三導電結構及溝道層，第一導電結構沿第二方向及第三方向行列排布，第一導電結構沿第一方向貫穿隔離層與犧牲層，第二導電結構和第三導電結構在第一方向上交替排布且經由隔離層間隔；溝道層沿第一方向延伸且環(huán)繞第一導電結構；溝道層具有多個在第二方向上延伸的凸出部，第二導電結構和第三導電結構分別與對應的凸出部接觸連接。

16、在上述實施例的存儲器的制備方法中，通過半導體結構在環(huán)繞第一導電結構的溝道層上設置多個在第二方向上延伸的凸出部，并設置第二導電結構和第三導電結構分別與對應的凸出部接觸連接，將每一層的溝道區(qū)設置成有兩個凸出部的u型溝道，在增加溝道長度的同時不會增加單元間的間距，因此，本實施例的半導體結構通過各個半導體結構在溝道區(qū)設置凸出部，可以降低堆疊的第二導電結構和第三導電結構所在的膜層和隔離層的層高，降低存儲器的整體高度，增加存儲密度，提高產品良率。

17、在一些實施例中，形成隔離層與犧牲層包括：于襯底上形成沿第一方向交替疊置的功能層，功能層包括沿第一方向層疊的隔離材料層與犧牲材料層；于頂層隔離材料層上形成圖形化掩膜層，圖形化掩膜層限定出用于形成陣列結構的陣列區(qū)；基于圖形化掩膜層刻蝕隔離材料層與犧牲材料層位于陣列區(qū)外圍的部分，不同層剩余的功能層沿第二方向的長度，在沿第一方向背離襯底的方向上依次減小，形成包括階梯結構的層疊結構；剩余的隔離材料層用于構成隔離層，剩余的犧牲材料層用于構成犧牲層。

18、在一些實施例中，形成陣列結構還包括：于陣列區(qū)內形成沿第二方向及第三方向行列排布的第一溝槽，第一溝槽沿第一方向貫穿隔離層與犧牲層并暴露出部分襯底；經由第一溝槽至少沿第二方向回刻犧牲層，得到經由隔離層相互隔離的第一凹槽；連通的第一溝槽與第一凹槽用于構成第一通孔；于第一通孔的內側壁形成溝道層，溝道層包括位于第一凹槽內的凸出部；于溝道層的側表面及第一通孔的底面形成電荷存儲層；于電荷存儲層的側表面及電荷存儲層的底面形成阻擋層；于第一通孔內形成第一導電結構。

19、在一些實施例中，階梯結構上覆蓋有介質層；形成陣列結構還包括：在于第一通孔內填充第一導電結構后，于層疊結構內形成沿第三方向間隔分布且沿第二方向延伸的隔離溝槽；隔離溝槽位于沿第三方向相鄰的溝道層之間；經由隔離溝槽去除犧牲層，得到位于沿第二方向相鄰的溝道層的凸出部之間的第二凹槽；于第二凹槽內形成第二導電結構和第三導電結構；位于陣列結構的外圍的第二導電結構和第三導電結構，在沿第一方向背離襯底的方向上，不同層的第二導電結構和第三導電結構沿第二方向的長度依次減小且形成臺階。