本公開(kāi)涉及免于閂鎖(latchup)的基于互補(bǔ)金屬氧化物半導(dǎo)體(cmos)布局的故障安全和故障耐受輸入/輸出(i/o)接口。

背景技術(shù)：

1、按比例縮小集成電路(ic)的規(guī)模是低成本和低功率應(yīng)用所需要的。因此，減小ic內(nèi)器件的尺寸是按比例縮小ic規(guī)模的典型方式。通常，較小的器件被設(shè)計(jì)為在較低電壓下工作。然而，諸如輸入/輸出(i/o)緩沖器之類的用作接口電路的一些ic耦合到可以在不同電壓電平下工作的外部電路部件。例如，接口電路可以以3.3v技術(shù)工作，而外部電路以5v技術(shù)工作。i/o接口是基于互補(bǔ)金屬氧化物半導(dǎo)體(cmos)布局來(lái)實(shí)施，該布局在操作中包括一些寄生元件。寄生元件可能導(dǎo)致cmos布局中的閂鎖，這損壞或降低ic的效率。閂鎖是高電壓級(jí)(例如，耦合到電壓源)與低電壓級(jí)(例如，耦合到地)之間的短路或低阻抗路徑，這導(dǎo)致ic中不希望的電流流動(dòng)。

2、在cmos布局中，閂鎖可以由相鄰的負(fù)型(n型)或正型(p型)區(qū)之間的寄生元件生成。閂鎖導(dǎo)致相鄰區(qū)域之間的電流泄漏。減少cmos布局中閂鎖效應(yīng)的一種方法是增加相鄰區(qū)域之間的距離。然而，這種方法增加了ic的面積，從而增加了制造成本。

技術(shù)實(shí)現(xiàn)思路

1、本公開(kāi)涉及一種基于互補(bǔ)金屬氧化物半導(dǎo)體(cmos)布局來(lái)實(shí)施的輸入/輸出(i/o)接口，其覆蓋比常規(guī)設(shè)計(jì)更小的面積。i/o接口向外部電路發(fā)送和接收數(shù)據(jù)信號(hào)。在本公開(kāi)的多種實(shí)施例中，i/o接口通過(guò)輸出驅(qū)動(dòng)器向耦合到pad接觸件的外部電路發(fā)送數(shù)據(jù)信號(hào)。輸出驅(qū)動(dòng)器包括上拉驅(qū)動(dòng)器和下拉驅(qū)動(dòng)器。上拉驅(qū)動(dòng)器包括耦合在第一電壓源與焊盤(pad)之間的至少一個(gè)pmos。下拉驅(qū)動(dòng)器包括耦合在焊盤與接地節(jié)點(diǎn)或具有比第一電壓源低的電壓的第二電壓源之間的至少一個(gè)nmos(下文中pmos和nmos指p型和n型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(mosfet))。在cmos?io驅(qū)動(dòng)器布局的實(shí)施方式中，pmos在n型阱(n阱)區(qū)中形成，nmos在與n阱區(qū)橫向間隔開(kāi)的深n阱(dnw)區(qū)中形成。這是消除寄生scr路徑的標(biāo)準(zhǔn)方式。通過(guò)以這種方式制造，先前要在pmos的pnp與nmos的npn之間形成的scr被dnw阻擋。通過(guò)使用這種布局，在pmos的pnp與用于隔離nmos器件的dnw之間形成了新的scr。在非故障安全或非耐受的io中，新形成的scr是不工作的，但在i/o接口的故障安全和故障耐受操作模式中，這種新的布局配置是一種潛在的易閂鎖結(jié)構(gòu)。

2、這種新的scr電路包括具有由dnw區(qū)形成的發(fā)射極端子的寄生n-p-n?bjt。此外，等效scr電路包括寄生p-n-p?bjt，其具有在n阱區(qū)中形成的發(fā)射極和基極端子。當(dāng)寄生n-p-nbjt的發(fā)射極耦合到零伏電源或接地節(jié)點(diǎn)時(shí)，可能生成閂鎖。閂鎖使電流從第一電壓源或焊盤流到零伏特電源或接地節(jié)點(diǎn)。在本公開(kāi)中，電阻器耦合到寄生n-p-n?bjt的發(fā)射極端子，以限制等效scr電路中的電流流動(dòng)。電阻器的添加降低了寄生n-p-n?bjt的增益，并斷開(kāi)了由寄生n-p-n?bjt和p-n-p?bjt生成的環(huán)路。電阻器被實(shí)現(xiàn)為連接到dnw區(qū)的片上電阻器。電阻器的第二端子連接到電源。電阻器使i/o接口免于閂鎖，而不增加n阱區(qū)與dnw區(qū)之間的距離，而是可以減少n阱區(qū)與dnw區(qū)之間的距離。這可以減少硅面積，或者可以允許所節(jié)省的空間被最終器件的其他部件利用。因此，不管閂鎖效應(yīng)如何，cmos布局的面積都被保持在盡可能最小的尺寸。

技術(shù)特征：

1.一種器件，包括：

2.根據(jù)權(quán)利要求1所述的器件，其中所述電阻器耦合到第一寄生雙極結(jié)型晶體管的發(fā)射極端子，第一重?fù)诫sp型區(qū)耦合到地，第二重?fù)诫sp型區(qū)耦合到輸出端子，第一重?fù)诫sn型區(qū)耦合到浮置阱端子，電阻器耦合到電壓電源端子。

3.根據(jù)權(quán)利要求2所述的器件，其中所述第一雙極結(jié)型晶體管是n-p-n雙極結(jié)型晶體管，深n阱是第一寄生雙極結(jié)型晶體管的發(fā)射極端子，以及第一重?fù)诫sn型區(qū)是第一寄生雙極結(jié)型晶體管的集電極端子。

4.根據(jù)權(quán)利要求3所述的器件，其中第二寄生雙極結(jié)型晶體管耦合到第一寄生雙極結(jié)型晶體管，第二寄生雙極結(jié)型晶體管是p-n-p雙極結(jié)型晶體管，以及第二寄生雙極結(jié)型晶體管的基極端子耦合到第一寄生雙極結(jié)型晶體管的集電極端子。

5.根據(jù)權(quán)利要求4所述的器件，其中第二寄生雙極結(jié)型晶體管的發(fā)射極端子耦合到第二重?fù)诫sp型區(qū)。

6.根據(jù)權(quán)利要求5所述的器件，其中第一寄生雙極結(jié)型晶體管和第二寄生雙極結(jié)型晶體管的組合等效于可控硅整流器，以及所述可控硅整流器作為一組coms晶體管的閂鎖電路。

7.根據(jù)權(quán)利要求6所述的器件，其中該組cmos晶體管是在故障安全或故障耐受模式中操作的輸入/輸出接口。

8.根據(jù)權(quán)利要求7所述的器件，其中所述電阻器是耦合到深n阱的片上電阻器。

9.根據(jù)權(quán)利要求8所述的器件，其中所述電阻器減小第一寄生雙極結(jié)型晶體管的增益以及限制從第一寄生雙極結(jié)型晶體管的集電極端子流到第一寄生雙極結(jié)型晶體管的發(fā)射極端子的電流。

10.根據(jù)權(quán)利要求1所述的器件，包括：

11.根據(jù)權(quán)利要求1所述的器件，包括：

12.一種方法，包括：

13.根據(jù)權(quán)利要求12所述的方法，其中第二n型區(qū)是深n阱。

14.根據(jù)權(quán)利要求12所述的方法，其中寄生閂鎖電路具有寄生雙極結(jié)型晶體管，以及所述電阻器耦合到寄生雙極結(jié)型晶體管之一的發(fā)射極端子。

15.根據(jù)權(quán)利要求12所述的方法，其中所述距離具有閾值，該閾值被確定以限制寄生閂鎖電路的電流泄漏。

16.一種方法，包括：

17.根據(jù)權(quán)利要求16所述的方法，其中所述距離是沿著第一方向在深n阱的右邊緣與n阱區(qū)的左邊緣之間確定的，以及所述距離小于n阱在第一方向上的尺寸。

18.根據(jù)權(quán)利要求15所述的方法，其中所述距離小于閾值，該閾值約為30μm，以及所述距離在3到7μm之間。

19.根據(jù)權(quán)利要求16所述的方法，其中所述閾值在700到800μm2之間，以及面積的值在100到200μm2之間。

技術(shù)總結(jié)
本公開(kāi)涉及免于閂鎖的故障安全和故障耐受輸入/輸出接口。一種輸入/輸出(I/O)接口，其包括在P型襯底中的一組互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管。第一N型區(qū)在襯底中，第二N型區(qū)在襯底中，與第一N型區(qū)間隔開(kāi)，第二N型區(qū)是深?N阱(DNW)。第一重?fù)诫sP型區(qū)在第一N型區(qū)與第二N型區(qū)之間，第一重?fù)诫sP型區(qū)耦合到地。第二重?fù)诫sP型區(qū)在第一N型區(qū)中，第二重?fù)诫sP型區(qū)耦合到輸出端子。第一重?fù)诫sN型區(qū)在第一N型區(qū)中，第一重?fù)诫sN型區(qū)耦合到浮置阱(FW)端子。第二重?fù)诫sN型區(qū)在第二N型區(qū)中。電阻器耦合到DNW，并且電阻器耦合到電壓源端子。

技術(shù)研發(fā)人員：V·庫(kù)馬
受保護(hù)的技術(shù)使用者：意法半導(dǎo)體國(guó)際公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/2