專利名稱：具有晶體管區(qū)域互連的半導(dǎo)體設(shè)備的制作方法
具有晶體管區(qū)域互連的半導(dǎo)體設(shè)備技術(shù)領(lǐng)域
本發(fā)明大體涉及半導(dǎo)體設(shè)備，且更特別的是，涉及半導(dǎo)體設(shè)備的晶體管區(qū)域互連(local interconnect)。
背景技術(shù)：
隨著半導(dǎo)體設(shè)備的尺寸持續(xù)減小，制作標準單元庫邏輯設(shè)備(例如，掃描D正反器(scan-D flip-flop)與多任務(wù)器)的能力變得越來越困難。特別是在20納米(nm)節(jié)點的情形下，微影的限制導(dǎo)致標準單元庫設(shè)備的縮放(scaling)不足。晶體管的交互耦合對于關(guān)鍵標準單元庫設(shè)備的縮放很重要。若無交互耦合，邏輯縮放會占用更多半導(dǎo)體設(shè)備的面積。此外，利用標準金屬層的傳統(tǒng)交互耦合也會占據(jù)大量的面積。由于會導(dǎo)致半導(dǎo)體設(shè)備更大或半導(dǎo)體設(shè)備的機能更少，所以這兩種情形都不合意。
因此，最好提供晶體管的交互耦合而不依賴標準金屬層即可產(chǎn)生標準單元庫設(shè)備同時保留半導(dǎo)體設(shè)備面積。此外，由以下結(jié)合附圖、背景技術(shù)及所描述的詳細說明和隨附權(quán)利要求書可明白本發(fā)明的其它合意特征及特性。發(fā)明內(nèi)容
本發(fā)明提供一種用于實現(xiàn)至少一個邏輯組件的半導(dǎo)體設(shè)備。在本發(fā)明的一實施例中，該半導(dǎo)體設(shè)備包含半導(dǎo)體襯底，其具有形成于該半導(dǎo)體襯底上的第一晶體管與第二晶體管。所述晶體管各包含源極、漏極與柵極。溝槽硅化物層使該第一晶體管的源極或漏極中之一電氣連接至該第二晶體管的源極或漏極中之一。
在本發(fā)明的另一實施例，該半導(dǎo)體設(shè)備包含半導(dǎo)體襯底，其具有配置于該襯底上的第一晶體管與第二晶體管。所述晶體管各包含源極、漏極與柵極。第一 CB層電氣連接至該第一晶體管的柵極。第二 CB層電氣連接至該第二晶體管的柵極。CA層在第一端、第二端之間縱向延伸。該第一 CB層與該CA層的該第一端鄰接地電氣連接。該第二 CB層與該CA層的該第二端鄰接地電氣連接。
在本發(fā)明的又一態(tài)樣，半導(dǎo)體設(shè)備包含半導(dǎo)體襯底，其具有配置于該襯底上的第一晶體管與第二晶體管。所述晶體管各包含柵極，其中，所述柵極大體相互平行地縱向延伸。CB層使該第一及該第二晶體管的柵極電氣連接以及形成鋸齒形狀(zig-zag shape)。
以下結(jié)合附圖描述本發(fā)明，其中類似的組件用相同的組件符號表示，且


圖1為半導(dǎo)體設(shè)備的一部份的側(cè)視截面圖2為半導(dǎo)體設(shè)備的一個具體實施例的上視圖，其顯示晶體管的柵極、各個區(qū)域互連層及溝槽硅化物層；
圖3為半導(dǎo)體設(shè)備的另一具體實施例的上視圖，其顯示配置于晶體管的柵極上方的金屬層以及各個區(qū)域互連層；
圖4為半導(dǎo)體設(shè)備的第一具體實施例的部份上視圖5為半導(dǎo)體設(shè)備的第二具體實施例的部份上視圖6為半導(dǎo)體設(shè)備的第四具體實施例的部份上視圖7為根據(jù)圖6的直線7-7繪出半導(dǎo)體設(shè)備的第四具體實施例的側(cè)視截面圖8為半導(dǎo)體設(shè)備的第五具體實施例的部份上視圖9為半導(dǎo)體設(shè)備的第六具體實施例的部份上視圖；以及
圖10為根據(jù)圖2的直線10-10繪出半導(dǎo)體設(shè)備的第七具體實施例的部份側(cè)視圖。
主要組件符號說明
20半導(dǎo)體設(shè)備
22半導(dǎo)體襯底
24晶體管
24a第一晶體管
24b第二晶體管
24c第三晶體管
24d第四晶體管
26、26a、26b 源極
28、28a、28b 漏極
30、30a_d 柵極
31線性條帶
31b第一線性條帶
31b第二線性條帶
32間隙
32a第一間隙
32b第二間隙
33金屬層
34、36區(qū)域互連層
34CA 層
34a第一 CA 層
36第二區(qū)域互連層
36CB 層
36a第一 CB 層
36b第二 CB 層
37溝槽硅化物層
38通孔
40第一端
42第二端
44中央
44絕緣層
46末端
48第二 CA 層。
具體實施方式
以下的詳細說明在本質(zhì)上只是示范而非旨在限制本發(fā)明或本發(fā)明的應(yīng)用或用途。此外，希望不受背景技術(shù)：
或實施方式中的任何理論約束。
在此描述半導(dǎo)體設(shè)備20，其顯示于附圖，其中類似的組件用相同的組件符號表示。本領(lǐng)域技術(shù)人員周知，半導(dǎo)體設(shè)備20可為集成電路(未個別編號)的一部份。
請參考圖1，半導(dǎo)體設(shè)備20包含半導(dǎo)體襯底22。半導(dǎo)體設(shè)備20包含多個晶體管24。具體而言，在圖示的具體實施例中，晶體管24為場效晶體管(FET)，且更特別的是，金屬氧化物半導(dǎo)體場效晶體管(MOSFET)。晶體管24各包含源極26、漏極28與柵極30。
源極26及漏極28均用本領(lǐng)域技術(shù)人員所習(xí)知的技術(shù)形成于襯底22中及/或上。在圖示的具體實施例中，源極26及漏極28經(jīng)形成為凸起源極26及漏極28,亦即，源極26及漏極28至少有一部份形成于襯底22上方。在顯示于圖1的配置中，凸起源極26及漏極28各高出襯底22約15納米。不過，可替換地實現(xiàn)其它的尺寸。本領(lǐng)域技術(shù)人員明白可用嵌入式硅/鍺(eSiGe)技術(shù)來形成凸起源極26及漏極28。當然，可實施其它的技術(shù)以形成凸起源極26及漏極28。此外，在其它具體實施例中(未顯示)，可能不使源極26及漏極28凸出襯底22。
柵極30通常使用本領(lǐng)域技術(shù)人員所習(xí)知的技術(shù)形成于襯底22上方。在圖示的具體實施例中，配置襯底22上方的柵極30主要由常被稱作多晶硅或以PolySi簡稱的復(fù)晶硅形成。不過，柵極30也可由其它的材料形成，例如，高k金屬。在顯示于圖1的配置中，柵極30高出襯底22約35納米。不過，可替換地實現(xiàn)柵極30的其它尺寸。
參考圖2可見,柵·極30形成為大體相互平行的線性條帶(linear strip)31。條帶31中可形成間隙(gap) 32使得沿著各個條帶31可縱向配置一個以上的晶體管30?？捎帽绢I(lǐng)域技術(shù)人員容易明白的切割屏蔽技術(shù)(cut mask technique)來形成間隙32。
請參考圖1及圖3，半導(dǎo)體設(shè)備20包含配置于晶體管24的源極26、漏極28與柵極30上方的至少一個金屬層33，如本領(lǐng)域技術(shù)人員所知。金屬層33有助于設(shè)備20的各個邏輯組件與設(shè)備20的其它邏輯組件及設(shè)備20以外的其它系統(tǒng)電氣通訊。本領(lǐng)域技術(shù)人員也明白，金屬層33照慣例是以M1、M2等等標稱。在顯示于圖1的配置中，配置高出襯底22約165納米的一個金屬層33。不過，可替換地實現(xiàn)金屬層33的其它距離及尺寸。
半導(dǎo)體設(shè)備20進一步包含至少一個區(qū)域互連層34、36以選擇性地使晶體管24的源極26、漏極28與柵極30連接至其它晶體管24的其它源極26、漏極28與柵極30。至少一個區(qū)域互連層34、36也可選擇性地連接至至少一個金屬層33。至少一個區(qū)域互連層34、36配置于至少一個金屬層33與襯底22之間。換言之，相對于襯底22,金屬層33配置于至少一個區(qū)域互連層34、36上方。圖示的具體實施例的至少一個區(qū)域互連層34主要由鎢形成。在其它具體實施例中，至少一個區(qū)域互連層34、36主要由銅形成。不過，區(qū)域互連層34,36可由其它元素或化合物形成或包含。
以下描述顯示于附圖的各個半導(dǎo)體設(shè)備20實施例有不同的形狀、排列(arrangement),以及至少一個區(qū)域互連層34、36的電氣連接。第一區(qū)域互連層34在此被稱作CA層34，以及第二區(qū)域互連層36在此被稱作CB層36。當然，半導(dǎo)體設(shè)備20中可實現(xiàn)多個CA層34及多個CB層36以及也可實現(xiàn)其它的區(qū)域互連層(未顯示)。通常，CA層(或數(shù)個)34電氣連接至源極26或漏極28同時CB層(或數(shù)個)36電氣連接至柵極30。不過，不應(yīng)把這類配置視為限制。事實上，在下述具體實施例中的一些中，CA層(或數(shù)個)34及/或CB層(或數(shù)個)36可能不連接至源極26、漏極28或柵極30。
利用圖示的具體實施例的CA、CB層34、36可產(chǎn)生各種標準單元，例如，掃描D正反器。在背景技術(shù)中，金屬層常用來提供掃描D正反器的連接。利用0八、08層34、36(經(jīng)配置成比典型金屬層還要靠近襯底)，相比于背景技術(shù)的設(shè)備，所得掃描D正反器有減少的面積。
半導(dǎo)體設(shè)備20可進一步包含一個或多個溝槽硅化物層37。溝槽硅化物層37可用來使晶體管24的源極26及/或漏極28電氣連接至CA或CB層34、36中的一個，通常為CA層，如圖1所示。因此，溝槽硅化物層37夾在CA或CB層34、36中的一個與晶體管24的源極26或漏極28中的至少一個之間。溝槽硅化物層37的形成通過切割深至襯底22的電介質(zhì)(未顯示)溝槽(未個別編號)以及用自對準娃化物材料(salicide material)填滿溝槽。例如，該自對準硅化物材料可為金屬，例如鎳、鈷或鎢。
圖1配置的溝槽硅化物層37有約50納米的高度。圖1的CA層34用溝槽硅化物層34支撐以及有約40納米的高度。圖1的CB層36有約70納米的高度。圖1的CA層34及CB層36對于襯底22大體同高。此外，由圖1可見，圖示的具體實施例的CA、CB層34、36高出襯底22不超過105納米。當然，在取決于任意多個因素的替代具體實施例中，溝槽硅化物層37、CA層34及CB層36的高度及尺寸可不同。
半導(dǎo)體設(shè)備20可包含多個通孔38以選擇性地提供CA或CB層34、36與至少一個金屬層33的電氣連接。因此，通孔38中的一個可配置于至少一個金屬層33與CA或CB層34、36中的一者之間。通孔38主要由金屬形成，例如銅。不過，也可使用其它的金屬或?qū)щ姴牧稀D1的配置的通孔38有約60納米的高度。
在第一具體實施例中，如圖4所示，半導(dǎo)體設(shè)備20至少包含第一晶體管24a與第二晶體管24b。半導(dǎo)體設(shè)備20包含CA層34與CB層36。CA層34電氣連接至第一晶體管24a的源極26a或漏極28a中的至少一者。CB層36電氣連接至晶體管24a、24b的柵極30中的至少一者。取決于特定應(yīng)用，CB層36可電氣連接至晶體管24a、24b的柵極30。第一及CB層34、36也可相互電氣連接。
在第一具體實施例中，CA層34在第一端40和第二端42之間延伸。CB層36大體配置于CA層34在末端40、42之間的中央44。更特別的是，CB層36的末端46大體配置在CA層34的中央44。因此，從上面俯視，第一及CB層34、36形成一長‘T’形狀。
半導(dǎo)體設(shè)備20的第二具體實施例與第一具體實施例實質(zhì)類似，但是進一步包含配置在CA層34與第一晶體管24a的源極26或漏極28中的至少一者之間的溝槽硅化物層37。此排列也可再參考圖1。
在第三具體實施例中，如圖5所示，半導(dǎo)體設(shè)備20至少包含第一晶體管24a與第二晶體管24b。半導(dǎo)體設(shè)備20包含第一 CA層34a與CB層36。第一 CA層34a電氣連接至第一晶體管24a的源極26a或漏極28a中的至少一者。CB層36電氣連接至晶體管24a、24b的柵極30a、30b中的至少一者。取決于特定應(yīng)用，CB層36可電氣連接至晶體管24a、24b的柵極30a、30b。第一及CB層34、36也相互電氣連接。
在第三具體實施例中，如同第一具體實施例，CA層34在第一端40、第二端42之間延伸。不過，在第三具體實施例中，CB層36經(jīng)配置成與末端40、42中的一個鄰接。因此，從上面俯視，第一及CB層34、36形成一長‘L’形狀。第三具體實施例的長‘L’形狀允許把CB層36配置成與第二 CA層48分離以防CB層36與第二 CA層48之間的導(dǎo)電。
請參考圖6及圖7，半導(dǎo)體設(shè)備20的第四具體實施例包含形成于襯底22上的第一晶體管24a、第二晶體管24b及第三晶體管24c。所述晶體管24由第一晶體管24a至第三晶體管24c依序配置。設(shè)備20可進一步包含第四晶體管24d，其中，所述晶體管24由第一晶體管24a至第四晶體管24d依序配置。
第一 CB層36a電氣連接至第一晶體管24a的柵極30a,以及第二 CB層36b電氣連接至第三晶體管24c的柵極30c。CA層34使第一 CB層36a與第二 CB層36b相互電氣連接。因此，第一晶體管24a的柵極30與第三晶體管24c的柵極30c通過CB層36a、36b及CA層34相互電氣連接。
CA層34與第二晶體管24b的柵極30b電氣隔離。因此，CA層34形成跨過第二晶體管24b的柵極30b的“橋狀物(bridge) ”或“跳線(jumper) ”。一個或多個絕緣層44可夾在CA層34與第二晶體管24b的柵極30之間。一個或多個絕緣層44也可夾在CA層36與襯底22之間。
取決于特定邏輯組件的需要，第二 CB層36b也可電氣連接至第四晶體管24d的柵極30。此外，CA層34也可電氣連接至晶體管24a、24b、24c中的一個的源極26或漏極28中的至少一者。如圖6及圖7所示，相對于襯底22，CA層34及CB層34a、34b配置于晶體管24a、24b、24c、24d的柵極30上方。
在第五具體實施例中，半導(dǎo)體設(shè)備20包含半導(dǎo)體襯底22，其具有配置于襯底22上的第一晶體管24a及第二晶體管24b，如圖8所示。第一 CB層36a電氣連接至第一晶體管24a的柵極30a，以及第二 CB層36b電氣連接至第二晶體管24b的柵極30a。CA層34在第一端40、第二端42之間縱向延伸。第一 CB層36a與CA層34的第一端40鄰接地電氣連接至CA層34。第二 CB層36b與CA層34的第二端42鄰接地電氣連接至CA層34。
第一晶體管24a的柵極30a縱向延伸成為第一線性條帶31a的一部份，以及第二晶體管24b的柵極30b縱向延伸成為第二線性條帶31b的一部份。第一、第二條帶31a、31b大體相互平行以及彼此隔開。CA層34大體垂直于第一、第二 CB層36a、36b。因此，CA層34與條帶31a、31b大體平行地延伸以及配置于條帶31a、31b之間。因此，從上面俯視，CA層34及CB層36a、36b —起形成鋸齒形狀或大體S形狀。
第五具體實施例的半導(dǎo)體設(shè)備20可進一步包含第三晶體管24c與第四晶體管24d。第三晶體管24c的柵極30c縱向延伸成為第一條帶31a的一部份，以及第四晶體管24d的柵極30d縱向延伸成為第二條帶31b的一部份。間隙32使第一晶體管24a的柵極30a與第三晶體管24c的柵極30c分離，以及使第二晶體管24b的柵極30與第四晶體管24d的柵極30分離。因此，第一、第二晶體管24a、24b的柵極30彼此在對角線的角落上，而CA層34延伸越過間隙32。
在第六具體實施例中，如圖9所示，半導(dǎo)體設(shè)備20包含半導(dǎo)體襯底22，其具有第一晶體管24a與配置于襯底22上的第二晶體管24b。晶體管24a、24b的柵極30a、30b大體相互平行地縱向延伸。第一柵極30a形成為第一線性條帶31a的一部份，以及第二柵極30b形成為第二線性條帶31b的一部份。單一 CB層36電氣連接至第一、第二晶體管24a、24b的柵極30。晶體管24a、24b的柵極30a、30b可能不直接相互鄰接。因此，CB層36形成鋸齒形以使晶體管24a、24b電氣連接。
具體而言，如圖9所示，設(shè)備20包含第三晶體管24c與第四晶體管24d。第三晶體管24c的柵極30c縱向延伸成為第一條帶31a的一部份，以及第四晶體管24d的柵極30d縱向延伸成為第二條帶31b的一部份。第一間隙32a使第一晶體管24a的柵極30a與第三晶體管24c的柵極30c分離。第二間隙32b使第二晶體管24b的柵極30b與第四晶體管24d的柵極30d分離。第六具體實施例的間隙32a、32b未彼此對齊。
請參考圖2及圖10，第七具體實施例的半導(dǎo)體設(shè)備20包含第一晶體管24a與第二晶體管24b。溝槽硅化物層37使第一晶體管24a的源極26a或漏極28a電氣連接至第二晶體管24b的源極26b或漏極28b。具體而言，圖10顯示為η型FET的第一晶體管24a與為P型FET的第二晶體管24b，以及晶體管24a、24b的凸起漏極28a、28b經(jīng)由溝槽硅化物層37相互電氣連接。
第一晶體管24a的柵極30a與第二晶體管24b的柵極30b由共享線性條帶31形成。因此，柵極30a、30b彼此呈線性地延伸。溝槽硅化物層37配置在柵極30a、30b的一側(cè)。亦即，溝槽硅化物層37不越過柵極30a、30b或共享線性條帶31同時仍使晶體管24a、24b的漏極28a、28b電氣連接。換言之，溝槽硅化物層37不需要越過由線性條帶31形成的“復(fù)合邊界(poly boundary)”。此排列可用來產(chǎn)生掃描D正反器。相比于背景技術(shù)的設(shè)備,所得的掃描D正反器有減少的面積。當然，本領(lǐng)域技術(shù)人員明白，此排列可用來制作掃描D正反器以外的邏輯設(shè)備。
第七具體實施例的半導(dǎo)體設(shè)備20也可包含電氣連接至晶體管24a、24b的各個柵極30a、30b的單邊接觸(未顯示)。利用單邊接觸，亦即，不延伸遍與柵極30a、30b的整個寬度的接觸，可減少溝槽娃化物層37與柵極30a、30b發(fā)生介質(zhì)擊穿(dielectric breakdown)的風(fēng)險。
盡管已用上文詳細說明至少一示范具體實施例，然而應(yīng)了解，仍有許多變體。也應(yīng)了解，該(所述)示范具體實施例只是實施例而非旨在以任何方式限制本發(fā)明的范疇、適用性或配置。反而，上述詳細說明是要讓本領(lǐng)域技術(shù)人員有個方便的發(fā)展藍圖用來具體實現(xiàn)本發(fā)明的示范具體實施例，應(yīng)了解，示范具體實施例提及的組件的功能及配置可做出不同的改變而不脫離如隨附權(quán)利要求書及其合法等效物所述的范疇。
權(quán)利要求
1.一種半導(dǎo)體設(shè)備,包含: 半導(dǎo)體襯底； 形成于該半導(dǎo)體襯底上的第一晶體管及第二晶體管； 所述晶體管各包含源極、漏極與柵極；以及 溝槽硅化物層，其將該第一晶體管的該源極或該漏極之一電氣連接至該第二晶體管的該源極或該漏極之一。
2.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中，該第一晶體管的該柵極與該第二晶體管的該柵極呈線性延伸。
3.如權(quán)利要求2所述的半導(dǎo)體設(shè)備，其中，該溝槽硅化物層配置在該第一及該第二晶體管的所述柵極的一側(cè)上。
4.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中，該溝槽硅化物層將該第一晶體管的該漏極電氣連接至該第二晶體管的該漏極。
5.如權(quán)利要求4所述的半導(dǎo)體設(shè)備，其中，該第一晶體管為η型場效晶體管FET，以及該第二晶體管為P型FET。
6.如權(quán)利要求5所述的半導(dǎo)體設(shè)備，其中，該第一晶體管的該柵極與該第二晶體管的該柵極呈線性延伸。
7.如權(quán)利要求6所述的半導(dǎo)體設(shè)備，其中，該溝槽硅化物層配置在該第一及該第二晶體管的所述柵極的一側(cè)上。
8.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，進一步包含電氣連接至所述晶體管的各個柵極的單邊接觸。
9.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，進一步包含電氣連接至該溝槽硅化物層的CA層。
10.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中，該溝槽硅化物層包含鎢。
11.一種半導(dǎo)體設(shè)備，包 含: 半導(dǎo)體襯底； 配置于該襯底上的第一晶體管及第二晶體管； 所述晶體管各包含源極、漏極與柵極； 電氣連接至該第一晶體管的該柵極的第一 CB層； 電氣連接至該第二晶體管的該柵極的第二 CB層；以及 在第一端及第二端之間縱向延伸的CA層；其中， 該第一 CB層與該CA層的該第一端鄰接地電氣連接；以及 該第二 CB層與該CA層的該第二端鄰接地電氣連接。
12.如權(quán)利要求11所述的半導(dǎo)體設(shè)備，其中，該第一晶體管的該柵極沿著第一線縱向延伸，以及該第二晶體管的該柵極沿著第二線縱向延伸，其中，該第一線及該第二線大體相互平行以及彼此隔開。
13.如權(quán)利要求12所述的半導(dǎo)體設(shè)備，其中，該CA層配置于所述柵極之間。
14.如權(quán)利要求13所述的半導(dǎo)體設(shè)備，其中，該CA層對于所述線大體平行地延伸。
15.如權(quán)利要求14所述的半導(dǎo)體設(shè)備，進一步包含具有沿著該第一線縱向延伸的柵極的第三晶體管，以及具有沿著該第二線縱向延伸的柵極的第四晶體管。
16.如權(quán)利要求15所述的半導(dǎo)體設(shè)備，其中，該第一及該第三晶體管的所述柵極以間隙而分離，以及該第二及該第四晶體管的所述柵極以間隙而分離。
17.如權(quán)利要求16所述的半導(dǎo)體設(shè)備，其中，該CA層延伸越過該間隙。
18.—種半導(dǎo)體設(shè)備,包含: 半導(dǎo)體襯底； 配置于該襯底上的第一晶體管及第二晶體管； 所述晶體管各包含柵極，其中，所述柵極大體相互平行地縱向延伸；以及 電氣連接該第一及該第二晶體管的所述柵極的CB層；其中， 該CB層形成鋸齒形狀。
19.如權(quán)利要求18所述的半導(dǎo)體設(shè)備，進一步包含相對于該襯底配置于該CB層上方的金屬層。
20.如權(quán)利要求19所述的半導(dǎo)體設(shè)備，進一步包含通孔，該通孔夾在該金屬層與該CB層之間并且將該金屬層 電氣連接至該CB層。
全文摘要
本發(fā)明揭露一種具有晶體管區(qū)域互連的半導(dǎo)體設(shè)備，其中提供一種用于實現(xiàn)至少一個邏輯組件的半導(dǎo)體設(shè)備。該半導(dǎo)體設(shè)備包含半導(dǎo)體襯底，其具有形成于該半導(dǎo)體襯底上的第一晶體管與第二晶體管。所述晶體管各包含源極、漏極與柵極。溝槽硅化物層使該第一晶體管的源極或漏極中之一電氣連接至該第二晶體管的源極或漏極中之一。
文檔編號H01L23/522GK103165570SQ20121053948
公開日2013年6月19日 申請日期2012年12月13日 優(yōu)先權(quán)日2011年12月13日
發(fā)明者M·拉希德, I·Y·林, S·索斯, J·金, C·阮, M·泰拉比, S·約翰遜, S·坎格瑞, S·文卡特桑 申請人:格羅方德半導(dǎo)體公司