本技術(shù)涉及存儲(chǔ)器，尤其涉及一種基于電荷俘獲編程方法的原位存儲(chǔ)nvsram單元。

背景技術(shù)：

1、隨著人工智能和物聯(lián)網(wǎng)技術(shù)的迅猛發(fā)展，低功耗、高效能的可穿戴設(shè)備和邊緣計(jì)算設(shè)備的需求日益增長(zhǎng)。這些設(shè)備通常需要在長(zhǎng)時(shí)間待機(jī)狀態(tài)下保持低能耗，同時(shí)在需要時(shí)能夠快速響應(yīng)和處理數(shù)據(jù)。然而，現(xiàn)代深亞微米互補(bǔ)金屬氧化物半導(dǎo)體（cmos）工藝中由于漏電流的增加，導(dǎo)致了高休眠功耗的問題，這嚴(yán)重制約了設(shè)備的續(xù)航能力和性能。

2、為了解決這一問題，相關(guān)技術(shù)中的非易失性存儲(chǔ)器（如電阻式隨機(jī)存取存儲(chǔ)器rram和磁阻式隨機(jī)存取存儲(chǔ)器mram）被廣泛研究和應(yīng)用。然而上述非易失性存儲(chǔ)器不僅需要使用2.7倍的最小柵寬來(lái)生成足夠的編程電流，以確保數(shù)據(jù)的穩(wěn)定性；還存在非易失性存儲(chǔ)器與cmos節(jié)點(diǎn)及操作電壓不兼容的問題。

技術(shù)實(shí)現(xiàn)思路

1、本技術(shù)提供一種基于電荷俘獲編程方法的原位存儲(chǔ)nvsram單元，以解決非易失性存儲(chǔ)器與cmos節(jié)點(diǎn)及操作電壓不兼容的問題。

2、本技術(shù)提供一種基于電荷俘獲編程方法的原位存儲(chǔ)nvsram單元，包括：sram存儲(chǔ)單元、第一非易失性晶體管以及第二非易失性晶體管；

3、所述第一非易失性晶體管和所述第二非易失性晶體管均為柵極由高k介質(zhì)構(gòu)成的nmos晶體管；

4、所述sram存儲(chǔ)單元包括第一pmos晶體管、第二pmos晶體管、第一nmos晶體管、第二nmos晶體管、第三nmos晶體管以及第四nmos晶體管；

5、所述第一pmos晶體管和所述第二pmos晶體管的源極與編程源正極相連接；所述第一pmos晶體管的柵極連接至所述第一nmos晶體管的源極；所述第二pmos晶體管的柵極連接至所述第二nmos晶體管的源極；所述第一nmos晶體管的漏極通過(guò)所述第三nmos晶體管連接至第一位線；所述第二nmos晶體管的漏極通過(guò)所述第四nmos晶體管連接至第二位線；所述第一pmos晶體管的漏極連接所述第一非易失性晶體管的源極；所述第二pmos晶體管的漏極連接所述第二非易失性晶體管的源極；所述第一nmos晶體管和所述第二nmos晶體管的柵極連接使能端口；所述第一非易失性晶體管和所述第二非易失性晶體管的漏極與編程源負(fù)極相連接；所述sram存儲(chǔ)單元用于存儲(chǔ)易失性數(shù)據(jù)；所述第一非易失性晶體管和所述第二非易失性晶體管用于存儲(chǔ)非易失性數(shù)據(jù)。

6、本技術(shù)利用高k介質(zhì)中的電荷俘獲效應(yīng)，將電荷捕獲或釋放在所述第一非易失性晶體管和所述第二非易失性晶體管的柵極下，來(lái)改變所述第一非易失性晶體管和所述第二非易失性晶體管的導(dǎo)通狀態(tài)，使得標(biāo)準(zhǔn)nmos晶體管可以作為非易失性晶體管，從而解決非易失性存儲(chǔ)器與cmos節(jié)點(diǎn)及操作電壓不兼容的問題。

7、可選的，所述第一pmos晶體管的漏極與所述第二pmos晶體管的柵極連接至第二存儲(chǔ)節(jié)點(diǎn)；所述第二pmos晶體管的漏極與所述第一pmos晶體管的柵極連接至第一存儲(chǔ)節(jié)點(diǎn)。

8、上述連接方式能夠有效地實(shí)現(xiàn)雙向數(shù)據(jù)傳遞和邏輯狀態(tài)的保持，同時(shí)提高電路的穩(wěn)定性和效率。

9、可選的，所述第一非易失性晶體管的柵極通過(guò)所述第三nmos晶體管連接至所述第一位線；所述第二非易失性晶體管的柵極通過(guò)所述第四nmos晶體管連接至所述第二位線；所述第三nmos晶體管和所述第四nmos晶體管的柵極連接字線。

10、由于每個(gè)非易失性晶體管可以單獨(dú)通過(guò)對(duì)應(yīng)的nmos晶體管進(jìn)行控制，以根據(jù)需要進(jìn)行編程或擦除操作，有助于提高存儲(chǔ)密度，還可以節(jié)省芯片面積。

11、可選的，數(shù)據(jù)寫入或讀出操作的邏輯為：

12、控制所述編程源正極保持在電源電壓；控制所述編程源負(fù)極保持接地；控制所述使能端口為高電平以使所述第三nmos晶體管和所述第四nmos晶體管導(dǎo)通，控制所述字線導(dǎo)通以根據(jù)所述第一位線和所述第二位線上的數(shù)據(jù)進(jìn)行寫入或讀出。

13、通過(guò)控制所述編程源正極保持在電源電壓，可以確保有足夠的電流流過(guò)編程路徑，從而使得編程操作更加穩(wěn)定和可靠。通過(guò)控制所述編程源負(fù)極保持接地，有助于提供一個(gè)穩(wěn)定的參考點(diǎn)，減少噪聲干擾，提高信號(hào)的清晰度。通過(guò)控制所述使能端口為高電平以使所述第三nmos晶體管和所述第四nmos晶體管導(dǎo)通，可以實(shí)現(xiàn)對(duì)原位存儲(chǔ)nvsram單元的精確控制，不僅可提高數(shù)據(jù)的傳輸速度，還可降低功耗。通過(guò)控制所述字線導(dǎo)通以根據(jù)所述第一位線和所述第二位線上的數(shù)據(jù)進(jìn)行寫入或讀出，可提高原位存儲(chǔ)nvsram單元的利用率和整體性能。

14、可選的，還包括感應(yīng)放大器；所述感應(yīng)放大器分別與所述第一位線和所述第二位線連接；數(shù)據(jù)編程操作的邏輯為：

15、控制所述第一位線和所述第二位線讀取存儲(chǔ)在所述sram存儲(chǔ)單元中的易失性數(shù)據(jù)，并將所述易失性數(shù)據(jù)輸出到所述感應(yīng)放大器輸出端；

16、控制所述編程源正極、所述編程源負(fù)極、所述使能端口斷開，以使所述第一存儲(chǔ)節(jié)點(diǎn)和所述第二存儲(chǔ)節(jié)點(diǎn)的信號(hào)斷開；

17、根據(jù)所述感應(yīng)放大器輸出端的輸出值控制所述字線，以調(diào)節(jié)所述第一非易失性晶體管和所述第二非易失性晶體管的閾值電壓；

18、若所述感應(yīng)放大器輸出端的輸出值高于預(yù)設(shè)輸出值，則所述第二非易失性晶體管被編程，所述第一非易失性晶體管不被編程。

19、本技術(shù)所述數(shù)據(jù)編程操作通過(guò)感應(yīng)放大器和特定的控制邏輯來(lái)實(shí)現(xiàn)對(duì)非易失性存儲(chǔ)器編程的方法，有助于提高編程過(guò)程的準(zhǔn)確性和效率，在斷電時(shí)對(duì)所述sram存儲(chǔ)單元中的易失性數(shù)據(jù)進(jìn)行非易失性存儲(chǔ)。

20、可選的，數(shù)據(jù)恢復(fù)操作的邏輯為：

21、控制所述編程源正極和所述使能端口導(dǎo)通，控制所述編程源負(fù)極斷開，以使所述第一非易失性晶體管和所述第二非易失性晶體管之間不形成閾值電壓差，恢復(fù)所述易失性數(shù)據(jù)至所述sram存儲(chǔ)單元中。

22、本技術(shù)所述數(shù)據(jù)恢復(fù)操作通過(guò)感應(yīng)放大器和特定的控制邏輯來(lái)實(shí)現(xiàn)對(duì)非易失性存儲(chǔ)器恢復(fù)的方法，有助于提高恢復(fù)過(guò)程的準(zhǔn)確性和效率，在來(lái)電時(shí)對(duì)所述sram存儲(chǔ)單元中的易失性數(shù)據(jù)進(jìn)行恢復(fù)。

23、可選的，數(shù)據(jù)復(fù)制操作的邏輯為：

24、控制復(fù)制行的字線和使能端口導(dǎo)通，粘貼行的字線導(dǎo)通；

25、控制粘貼行的使能端口斷開，以使復(fù)制行的數(shù)據(jù)從復(fù)制行復(fù)制到粘貼行。

26、通過(guò)所述數(shù)據(jù)復(fù)制操作的邏輯無(wú)需先讀取數(shù)據(jù)再逐行存儲(chǔ)，可減少行內(nèi)復(fù)制操作的延遲和功耗。

27、可選的，所述第一nmos晶體管的柵極連接左使能端口，所述第二nmos晶體管的柵極連接右使能端口；

28、通過(guò)控制所述左使能端口、所述右使能端口和所述編程源正極，以執(zhí)行全陣列布爾邏輯操作。

29、本技術(shù)的全陣列布爾邏輯操作可以在nvsram單元內(nèi)進(jìn)行而不丟失原始數(shù)據(jù)，從而提高了效率，并且無(wú)需額外的能量消耗來(lái)移動(dòng)數(shù)據(jù)或執(zhí)行額外的計(jì)算。

30、由以上技術(shù)方案可知，本技術(shù)提供一種基于電荷俘獲編程方法的原位存儲(chǔ)nvsram單元，包括：sram存儲(chǔ)單元、第一非易失性晶體管以及第二非易失性晶體管；所述sram存儲(chǔ)單元包括第一pmos晶體管、第二pmos晶體管、第一nmos晶體管、第二nmos晶體管、第三nmos晶體管以及第四nmos晶體管；所述第一pmos晶體管和所述第二pmos晶體管的源極與編程源正極相連接；所述第一pmos晶體管的柵極連接至所述第一nmos晶體管的源極；所述第二pmos晶體管的柵極連接至所述第二nmos晶體管的源極；所述第一nmos晶體管的漏極通過(guò)所述第三nmos晶體管連接至第一位線；所述第二nmos晶體管的漏極通過(guò)所述第四nmos晶體管連接至第二位線；所述第一pmos晶體管的漏極連接所述第一非易失性晶體管的源極；所述第二pmos晶體管的漏極連接所述第二非易失性晶體管的源極；所述第一nmos晶體管和所述第二nmos晶體管的柵極連接使能端口；所述第一非易失性晶體管和所述第二非易失性晶體管的漏極與編程源負(fù)極相連接；所述sram存儲(chǔ)單元用于存儲(chǔ)易失性數(shù)據(jù)；所述第一非易失性晶體管和所述第二非易失性晶體管用于存儲(chǔ)非易失性數(shù)據(jù)，以解決非易失性存儲(chǔ)器與cmos節(jié)點(diǎn)及操作電壓不兼容的問題。