本發(fā)明屬于存儲(chǔ)器陣列領(lǐng)域，且特別是一種小面積共電壓多次寫入非揮發(fā)性存儲(chǔ)器陣列。

背景技術(shù)：

1、互補(bǔ)式金屬氧化半導(dǎo)體(complementarymetaloxidesemiconductor，cmos)制程技術(shù)已成為特殊應(yīng)用集成電路(applicationspecificintegrated?circuit，asic)的常用制造方法。在計(jì)算機(jī)信息產(chǎn)品發(fā)達(dá)的今天，電子式可清除程序化只讀存儲(chǔ)器(electricallyerasableprogrammablereadonlymemory，eeprom)由于具備有電性編寫和抹除資料的非揮發(fā)性存儲(chǔ)器功能，且在電源關(guān)掉后資料不會(huì)消失，所以被廣泛使用于電子產(chǎn)品上。

2、非揮發(fā)性存儲(chǔ)器是為可程序化的，其用以儲(chǔ)存電荷以改變存儲(chǔ)器的晶體管的閘極電壓，或不儲(chǔ)存電荷以留下原存儲(chǔ)器的晶體管的閘極電壓。抹除操作則是將儲(chǔ)存在非揮發(fā)性存儲(chǔ)器中的所有電荷移除，使得所有非揮發(fā)性存儲(chǔ)器回到原存儲(chǔ)器的晶體管的閘極電壓。非揮發(fā)性存儲(chǔ)器在燒錄時(shí)，其內(nèi)部的開(kāi)關(guān)元件會(huì)被斷開(kāi)或形成導(dǎo)通。為了程序化非揮發(fā)性存儲(chǔ)器陣列，需要施加一定的電壓和電流，這樣才能打開(kāi)或關(guān)斷相對(duì)應(yīng)的開(kāi)關(guān)元件。這些程序化信號(hào)需要通過(guò)譯碼器才能傳輸?shù)椒菗]發(fā)性存儲(chǔ)器陣列的正確位置。然而，譯碼器會(huì)增加非揮發(fā)性存儲(chǔ)器陣列的整體面積。

3、因此，本發(fā)明針對(duì)上述的困擾，提出一種小面積共電壓多次寫入非揮發(fā)性存儲(chǔ)器陣列，以解決現(xiàn)有技術(shù)中的問(wèn)題。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明提供一種小面積共電壓多次寫入非揮發(fā)性存儲(chǔ)器陣列，其可減少譯碼器的數(shù)量與整體面積。

2、在本發(fā)明的一實(shí)施例中，提供一種小面積共電壓多次寫入非揮發(fā)性存儲(chǔ)器陣列，其包括多條平行的字線、多條平行的選擇線、多條平行的共電壓線與多個(gè)存儲(chǔ)器子陣列。所有字線包括一第一字線與一第二字線，所有選擇線與所有字線互相垂直，所有選擇線包括一第一選擇線。所有共電壓線與所有選擇線互相垂直，且所有共電壓線直接耦接在一起，所有共電壓線包括一第一共電壓線與一第二共電壓線。第一字線與第二字線分別靠近第一共電壓線與第二共電壓線。每一存儲(chǔ)器子陣列耦接兩條字線、一條選擇線與兩條共電壓線。每一存儲(chǔ)器子陣列包括一第一非揮發(fā)性記憶晶胞與一第二非揮發(fā)性記憶晶胞。第一非揮發(fā)性記憶晶胞耦接第一字線、第一選擇線與第一共電壓線，第二非揮發(fā)性記憶晶胞耦接第二字線、第一選擇線與第二共電壓線。

3、在本發(fā)明的一實(shí)施例中，第一非揮發(fā)性記憶晶胞與第二非揮發(fā)性記憶晶胞對(duì)稱設(shè)置。

4、在本發(fā)明的一實(shí)施例中，第一非揮發(fā)性記憶晶胞與第二非揮發(fā)性記憶晶胞設(shè)于一p型半導(dǎo)體區(qū)域中，第一非揮發(fā)性記憶晶胞包括一第一閘極介電區(qū)塊、一第一共電壓閘極、一第一n型摻雜區(qū)、一第二n型摻雜區(qū)與一第三n型摻雜區(qū)。第一閘極介電區(qū)塊包括高介電常數(shù)材料，第一共電壓閘極包括高介電常數(shù)金屬。第一閘極介電區(qū)塊設(shè)于p型半導(dǎo)體區(qū)域上，并位于第一字線及p型半導(dǎo)體區(qū)域之間。第一共電壓閘極設(shè)于第一閘極介電區(qū)塊上，并耦接第一共電壓線。第一共電壓閘極較第一字線更靠近第一共電壓線。第一n型摻雜區(qū)、第二n型摻雜區(qū)與第三n型摻雜區(qū)設(shè)于p型半導(dǎo)體區(qū)域中。第一n型摻雜區(qū)與第二n型摻雜區(qū)設(shè)于第一字線的正下方的p型半導(dǎo)體區(qū)域的相異兩側(cè)，第二n型摻雜區(qū)與第三n型摻雜區(qū)設(shè)于第一共電壓閘極的正下方的p型半導(dǎo)體區(qū)域的相異兩側(cè)，第一n型摻雜區(qū)耦接第一選擇線。

5、在本發(fā)明的一實(shí)施例中，第二非揮發(fā)性記憶晶胞包括一第二閘極介電區(qū)塊、一第二共電壓閘極、一第四n型摻雜區(qū)、一第五n型摻雜區(qū)與一第六n型摻雜區(qū)。第二閘極介電區(qū)塊包括高介電常數(shù)材料，第二共電壓閘極包括高介電常數(shù)金屬。第二閘極介電區(qū)塊設(shè)于p型半導(dǎo)體區(qū)域上，并位于第二字線及p型半導(dǎo)體區(qū)域之間。第二共電壓閘極設(shè)于第二閘極介電區(qū)塊上，并耦接第二共電壓線。第二共電壓閘極較第二字線更靠近第二共電壓線。第四n型摻雜區(qū)、第五n型摻雜區(qū)與第六n型摻雜區(qū)設(shè)于p型半導(dǎo)體區(qū)域中。第四n型摻雜區(qū)與第五n型摻雜區(qū)設(shè)于第二字線的正下方的p型半導(dǎo)體區(qū)域的相異兩側(cè)，第五n型摻雜區(qū)與第六n型摻雜區(qū)設(shè)于第二共電壓閘極的正下方的p型半導(dǎo)體區(qū)域的相異兩側(cè)，第四n型摻雜區(qū)耦接第一選擇線。

6、在本發(fā)明的一實(shí)施例中，第一非揮發(fā)性記憶晶胞被選擇進(jìn)行形成(forming)動(dòng)作時(shí)，第一共電壓線被施加中電壓，第一字線被施加中電壓或低電壓，第一選擇線被施加接地電壓，中電壓大于低電壓，中電壓與低電壓均大于接地電壓。

7、在本發(fā)明的一實(shí)施例中，第一非揮發(fā)性記憶晶胞未被選擇進(jìn)行形成動(dòng)作時(shí)，第一共電壓線被施加中電壓，第一字線被施加接地電壓，第一選擇線被施加偏壓或電性浮接，中電壓大于偏壓，偏壓大于接地電壓。

8、在本發(fā)明的一實(shí)施例中，第一非揮發(fā)性記憶晶胞被選擇進(jìn)行設(shè)定(set)動(dòng)作時(shí)，第一共電壓線被施加中電壓的一半，第一字線被施加中電壓或低電壓，第一選擇線被施加接地電壓，中電壓大于低電壓，中電壓與低電壓均大于接地電壓。

9、在本發(fā)明的一實(shí)施例中，第一非揮發(fā)性記憶晶胞未被選擇進(jìn)行設(shè)定動(dòng)作時(shí)，第一共電壓線被施加中電壓的一半，第一字線被施加接地電壓，第一選擇線被施加偏壓或電性浮接，中電壓大于偏壓，偏壓大于接地電壓。

10、在本發(fā)明的一實(shí)施例中，第一非揮發(fā)性記憶晶胞被選擇進(jìn)行重置(reset)動(dòng)作時(shí)，第一共電壓線被施加接地電壓，第一字線被施加中電壓或低電壓，第一選擇線被施加中電壓的一半，中電壓大于低電壓，中電壓與低電壓均大于接地電壓。

11、在本發(fā)明的一實(shí)施例中，第一非揮發(fā)性記憶晶胞未被選擇進(jìn)行重置動(dòng)作時(shí)，第一共電壓線、第一字線與第一選擇線被施加接地電壓。

12、在本發(fā)明的一實(shí)施例中，第一非揮發(fā)性記憶晶胞被選擇進(jìn)行讀取(read)動(dòng)作時(shí)，第一共電壓線被施加接地電壓，第一字線被施加中電壓或低電壓，第一選擇線被施加偏壓，中電壓大于低電壓，中電壓與低電壓均大于偏壓，偏壓大于接地電壓。

13、在本發(fā)明的一實(shí)施例中，第一非揮發(fā)性記憶晶胞未被選擇進(jìn)行讀取動(dòng)作時(shí)，第一共電壓線、第一字線與第一選擇線被施加接地電壓。

14、在本發(fā)明的一實(shí)施例中，第二非揮發(fā)性記憶晶胞被選擇進(jìn)行形成(forming)動(dòng)作時(shí)，第二共電壓線被施加中電壓，第二字線被施加中電壓或低電壓，第一選擇線被施加接地電壓，中電壓大于低電壓，中電壓與低電壓均大于接地電壓。

15、在本發(fā)明的一實(shí)施例中，第二非揮發(fā)性記憶晶胞未被選擇進(jìn)行形成動(dòng)作時(shí)，第二共電壓線被施加中電壓，第二字線被施加接地電壓，第一選擇線被施加偏壓或電性浮接，中電壓大于偏壓，偏壓大于接地電壓。

16、在本發(fā)明的一實(shí)施例中，第二非揮發(fā)性記憶晶胞被選擇進(jìn)行設(shè)定(set)動(dòng)作時(shí)，第二共電壓線被施加中電壓的一半，第二字線被施加中電壓或低電壓，第一選擇線被施加接地電壓，中電壓大于低電壓，中電壓與低電壓均大于接地電壓。

17、在本發(fā)明的一實(shí)施例中，第二非揮發(fā)性記憶晶胞未被選擇進(jìn)行設(shè)定動(dòng)作時(shí)，第二共電壓線被施加中電壓的一半，第二字線被施加接地電壓，第一選擇線被施加偏壓或電性浮接，中電壓大于偏壓，偏壓大于接地電壓。

18、在本發(fā)明的一實(shí)施例中，第二非揮發(fā)性記憶晶胞被選擇進(jìn)行重置(reset)動(dòng)作時(shí)，第二共電壓線被施加接地電壓，第二字線被施加中電壓或低電壓，第一選擇線被施加中電壓的一半，中電壓大于低電壓，中電壓與低電壓均大于接地電壓。

19、在本發(fā)明的一實(shí)施例中，第二非揮發(fā)性記憶晶胞未被選擇進(jìn)行重置動(dòng)作時(shí)，第二共電壓線、第二字線與第一選擇線被施加接地電壓。

20、在本發(fā)明的一實(shí)施例中，第二非揮發(fā)性記憶晶胞被選擇進(jìn)行讀取(read)動(dòng)作時(shí)，第二共電壓線被施加接地電壓，第二字線被施加中電壓或低電壓，第一選擇線被施加偏壓，中電壓大于低電壓，中電壓與低電壓均大于偏壓，偏壓大于接地電壓。

21、在本發(fā)明的一實(shí)施例中，第二非揮發(fā)性記憶晶胞未被選擇進(jìn)行讀取動(dòng)作時(shí)，第二共電壓線、第二字線與第一選擇線被施加接地電壓。

22、在本發(fā)明的一實(shí)施例中，p型半導(dǎo)體區(qū)域?yàn)閜型半導(dǎo)體基板。

23、在本發(fā)明的一實(shí)施例中，p型半導(dǎo)體區(qū)域?yàn)閜型摻雜井區(qū)，摻雜井區(qū)設(shè)于一n型半導(dǎo)體基板中。

24、根據(jù)本發(fā)明提供的具體實(shí)施例，本發(fā)明公開(kāi)了以下技術(shù)效果：

25、基于上述，小面積共電壓多次寫入非揮發(fā)性存儲(chǔ)器陣列將共電壓線直接耦接在一起，以減少譯碼器的數(shù)量與整體面積。