專利名稱：?jiǎn)未涡钥删幊?、電性熔絲、可編程電阻式的記憶體及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到可編程記憶體元件，如使用在記憶體陣列的可編程電阻元件。
背景技術(shù)：
可編程電阻元件通常是指元件的電阻狀態(tài)可在編程后改變。電阻狀態(tài)可以由電阻值來決定。例如，電阻性元件可以是單次性可編程OTP(One-TimeftOgrammable)元件(如電性熔絲)，而編程方法可以施用高電壓，來產(chǎn)生高電流通過OTP元件。當(dāng)這大電流經(jīng)由打開的編程選擇器流過OTP元件，OTP元件將被燒成高或低電阻狀態(tài)(取決于是熔絲或反熔絲(Anti-fuse))而加以編程。電性熔絲是一種常見的OTP，而這種可編程電阻元件，可以是多晶硅、硅化多晶硅、 硅化物、熱隔離的主動(dòng)區(qū)、金屬、金屬合金或它們的組合。金屬可以是鋁、銅或其它過渡金屬。其中最常用的電性熔絲是一個(gè)硅化的多晶硅，用互補(bǔ)式金氧半導(dǎo)體晶體管(CM0Q的柵極制成，用來作為內(nèi)連接(interconnect)。電性熔絲也可以是一個(gè)或多個(gè)接點(diǎn)(contact) 或?qū)娱g接點(diǎn)(via)，而不是小片段的內(nèi)連接。高電流可把接點(diǎn)或?qū)娱g接點(diǎn)燒成高電阻狀態(tài)。 電性熔絲可以是反熔絲，其中高電壓使電阻降低，而不是提高電阻。反熔絲可由一個(gè)或多個(gè)接點(diǎn)或?qū)娱g接點(diǎn)組成，并含有絕緣體于其間。反熔絲也可由CMOS柵極耦合于CMOS本體，其含有柵極氧化層當(dāng)做為絕緣體。傳統(tǒng)的可編程電阻式記憶存儲(chǔ)單元如圖1所示。存儲(chǔ)單元10包含一電阻元件11 和一 N型金氧半導(dǎo)體晶體管(NMOQ編程選擇器12。電阻元件11 一端耦合到NMOS 12的漏極，另一端耦合到正電壓V+。NMOS 12的柵極耦合到選擇信號(hào)(SEL)，源極耦合到一個(gè)負(fù)電壓V-。當(dāng)高電壓加在V+而低電壓加在V-時(shí)，電阻元件10則可被編程，經(jīng)由提高編程選擇信號(hào)(SEL)來打開NMOS 12。一種最常見的電阻元件是硅化多晶硅，乃是在同時(shí)制作MOS 柵極時(shí)用的同樣材料。NMOS編程選擇器12的面積，需要足夠大，以提供所需的編程電流持續(xù)幾微秒。硅化多晶硅的編程電流通常是從幾毫安(對(duì)寬度約40納米的熔絲)至20毫安 (對(duì)寬度約0. 6微米熔絲)。因此使用硅化多晶硅的電性熔絲存儲(chǔ)單元面積往往是非常大的。如圖加所示，相變記憶體(PCM)是另一種傳統(tǒng)的可編程電阻元件20。PCM存儲(chǔ)單元包含相變薄膜(Phase Change Material) 21和當(dāng)作編程選擇器的雙極性晶體管22，其具有P+射極23、N型基極27和集極25 (為P型基體)。相變薄膜21 —端耦合到雙極性晶體管22的射極23，另一端耦合到正電壓V+。雙極性晶體管22的N型基極27耦合到負(fù)電壓V-，而集極25耦合到接地。在V+和V-間施加適當(dāng)?shù)碾妷撼掷m(xù)適當(dāng)?shù)臅r(shí)間，相變薄膜21 可被編程成高或低電阻狀態(tài)，根據(jù)電壓和持續(xù)時(shí)間而定。按照慣例，編程相變記憶體成高電阻狀態(tài)(或重設(shè)狀態(tài))大約需要持續(xù)50ns的3V電壓，消耗大約300uA的電流。編程相變記憶體成低電阻狀態(tài)(或設(shè)置狀態(tài))需要持續(xù)300ns左右的2V電壓，消耗大約IOOuA的電流。這種存儲(chǔ)單元需要特殊工藝來妥善隔離每個(gè)存儲(chǔ)單元，因而需要比標(biāo)準(zhǔn)CMOS邏輯工藝多3-4道掩膜，而使得它的制作比較貴。
另一種相變記憶體(PCM)的可編程電阻元件如圖2b所示。相變記憶體材料有相變薄膜21'和二極管22'。相變薄膜21'被耦合在二極管陽極22'和正電壓V+之間。二極管的陰極22'被耦合到負(fù)電壓V-。施加適當(dāng)?shù)碾妷涸赩+和V-之間持續(xù)一段適當(dāng)?shù)臅r(shí)間，相變薄膜21'可以被編程為高或低電阻狀態(tài)，根據(jù)電壓和持續(xù)時(shí)間而定。請(qǐng)見 "Kwang-Jin Lee et al. ,"A 90nm 1. 8V 512MbDiode-Switch PRAM with 266MB/s Read Throughput,，，International Solid-StateCircuit Conference, 2007, pp. 472-273，，。圖 2b所示為使用二極管作為每個(gè)相變記憶體(PCM)存儲(chǔ)單元的編程選擇器的例子。雖然這項(xiàng)技術(shù)可以減少PCM存儲(chǔ)單元尺寸到只有6. 8F2 (F代表特征大小)，二極管需要非常復(fù)雜的制造過程，如選擇性磊晶(外延)成長(zhǎng)(SEG)。如此一來對(duì)嵌入式PCM的應(yīng)用，將變的非常昂
蟲貝O圖3a和北分別展示了一些從內(nèi)連接式(Interconnect)制作成的電性熔絲元件 81和85的實(shí)施例。內(nèi)連接式扮演一特定類型的電阻元件。電阻元件有三個(gè)部分陽極、陰極和本體。陽極和陰極提供電阻元件連接到其它部分的電路，使電流可以從陽極流動(dòng)通過本體到陰極。本體的寬度決定了電流密度，進(jìn)而決定編程的電遷移臨界值。圖3a顯示了一傳統(tǒng)的電性熔絲元件81，包含陽極80、陰極82和本體83。這實(shí)施例有一大型而對(duì)稱的陽極和陰極。圖北顯示了另一傳統(tǒng)的電性熔絲元件85，包含陽極84、陰極86和本體87。這實(shí)施例有大型陽極和小型陰極的一種非對(duì)稱形狀，根據(jù)極性和貯藏效應(yīng)，來提高電遷移效應(yīng)。 極性效應(yīng)意味著電遷移總是從陰極開始。而貯藏效應(yīng)的影響是一小型陰極可使電遷移比較容易發(fā)生。因?yàn)楫?dāng)電遷移發(fā)生時(shí)，較小的面積可有較少的離子可補(bǔ)充空隙。圖3a和北里的熔絲元件81和85是相對(duì)比較大的結(jié)構(gòu)，這使得它們不適合一些應(yīng)用。二極管也可以從多晶硅制造。圖如顯示一多晶硅二極管的橫截面。要形成多晶硅二極管，多晶硅是由N+植入一端而P+植入另一端，二端之間的間距Lc含有固有 (intrinsic)的摻雜劑。固有的摻雜劑是由外擴(kuò)散或污染所造成的稍微N型或P型摻雜劑， 而非刻意的摻雜。硅化物阻擋層應(yīng)用于多晶硅上以防止硅化物在多晶硅的表面上形成，從而防止短路。多晶硅的P+和N+兩端由接點(diǎn)帶出以形成二極管的PN兩端。作為一例子， 多晶硅二極管可見 Ming-DouKer et al. ,"Ultra High-Voltage Charge Pump Circuit in Low-Voltage Bulk CMOSProcesses with Polysilicon Diodes,，，IEEE Transaction of Circuit and System-II, Vol. 54, No. 1, January 2007,pp.47-51。圖4b顯示圖如的多晶硅二極管的電流電壓特性。目前的電流電壓曲線顯示有用的二極管行為，如二極管的柵極值電壓約為0.6V而漏電流低于InA。經(jīng)由改變間距Lc，多晶硅二極管的擊穿電壓和漏電流可以相應(yīng)調(diào)整。

發(fā)明內(nèi)容
本發(fā)明的一目的為提供使用二極管作為編程選擇器的可編程電阻元件存儲(chǔ)單元。 可編程的電阻元件可以使用標(biāo)準(zhǔn)CMOS邏輯工藝，以減少存儲(chǔ)單元的大小和成本。因此本發(fā)明提供一種可編程電阻式記憶體，包括多個(gè)可編程電阻式存儲(chǔ)單元， 至少有一可編程電阻式存儲(chǔ)單元包括一可編程電阻式元件被耦合到第一電源電壓線；及
一二極管建構(gòu)于多晶硅，包括至少有一第一端和一第二端，其中該第一端具有一第一型摻雜，該第二端具有一第二型摻雜，該第一端提供了該二極管的一第一端而該第二端提供二極管的一第二端，該第一端和該第二端均存在一個(gè)共同的多晶硅上，該第一端被耦合到可編程電阻式元件，該而第二端被耦合到第二電源電壓線；其中該第一和該第二端的摻雜劑是從金氧半導(dǎo)體元件(CM0Q源極或漏極的摻雜植入制造，其中，經(jīng)由施加電壓到第一和第二電源電壓線而改變電阻為不同的邏輯狀態(tài)，該可編程電阻式元件被配置為可編程。因此本發(fā)明提供一種電子系統(tǒng)，包括一種處理器；及一可編程電阻式記憶體可操作地連接到處理器，該可編程電阻式記憶體包括多個(gè)可編程存儲(chǔ)電阻式單元以提供數(shù)據(jù)存儲(chǔ)，每個(gè)可編程電阻存儲(chǔ)單元包括一可編程電阻式元件被耦合到第一電源電壓線；及一二極管建構(gòu)于多晶硅，包括至少一第一端和一第二端，其中該第一端具有第一型摻雜，而該第二端具有第二型摻雜，該第一端提供了該二極管的一第一端，該第二端提供該二極管的一第二端，該第一和第二端均存在一個(gè)共同的多晶硅上，該第一端耦合到該可編程電阻元件而該第二端耦合到一第二電源電壓線；其中第一和第二端的摻雜劑是從金氧半導(dǎo)體元件(CM0Q的源極或漏極的摻雜植入制造，其中，經(jīng)由施加電壓到第一和第二電源電壓線， 從而改變電阻到不同的邏輯狀態(tài)，該可編程電阻元件被配置為可編程。因此本發(fā)明提供一種提供一可編程電阻記憶體的方法，包括提供多個(gè)可編程電阻存儲(chǔ)單元，至少有一可編程電阻存儲(chǔ)單元包括至少(i) 一可編程電阻元件被耦合到第一電源電壓線；及(ii) 一二極管建構(gòu)于多晶硅，包括至少一第一端和一第二端，該第一端具有第一型摻雜，而該第二端具有第二型摻雜，該第一端提供該二極管的一第一端，該第二端提供該二極管的一第二端，該第一和第二端二者的摻雜是從金氧半導(dǎo)體元件(CM0Q的源極或漏極的摻雜植入制造，該第一端耦合到該可編程電阻元件而該第二端耦合到一第二電源電壓線，及經(jīng)由施加電壓到第一和第二電壓線，以編程一邏輯狀態(tài)到至少一可編程電阻存儲(chǔ)單元。因此本發(fā)明提供一種單次性可編程記憶體，包括多個(gè)單次性可編程存儲(chǔ)單元，至少有一單次性可編程存儲(chǔ)單元包括一單次性可編程元件被耦合到第一個(gè)電源電壓線；及一二極管建構(gòu)于多晶硅，包括至少一第一端和一第二端，其中該第一端具有一第一型摻雜，該第二端具有一第二型摻雜，該第一端提供該二極管的一第一端而該第二端提供該二極管的一第二端，該第一端和第二端均存在一個(gè)共同的多晶硅上，該第一端被耦合到該單次性可編程元件，而該第二端被耦合到第二電源電壓線；其中該第一和第二端的摻雜是從金氧半導(dǎo)體元件(CM0Q的源極或漏極的摻雜植入制造，其中，經(jīng)由施加電壓到第一和第二電源電壓線而改變電阻為不同的邏輯狀態(tài)，該單次性可編程元件被配置為可編程。因此本發(fā)明提供一種電性熔絲記憶體，包括多個(gè)電性熔絲存儲(chǔ)單元，至少有一電性熔絲存儲(chǔ)單元包括一電性熔絲元件被耦合到第一電源電壓線；及一二極管建構(gòu)于多晶硅，包括至少一第一端和一第二端，其中該第一端具有一第一型摻雜，該第二端具有一第二型摻雜，該第一端提供二極管的一第一端而該第二端提供二極管的一第二端，該第一端和第二端均存在一個(gè)共同的多晶硅上，該第一端被耦合到該電性熔絲元件，而該第二端被耦合到第二電源電壓線；其中該第一和第二端的摻雜是從金氧半導(dǎo)體元件(CM0Q源極或漏極的摻雜植入制造，其中，經(jīng)由施加電壓到第一和第二電源電壓線而改變電阻為不同的邏輯狀態(tài)，該電性熔絲元件被配置為可編程。以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)描述，但不作為對(duì)本發(fā)明的限定。


圖1顯示了一種傳統(tǒng)的可編程電阻式記憶存儲(chǔ)單元示意圖；圖加顯示了相變記憶體(PCM)用的另一種傳統(tǒng)可編程電阻式元件示意圖，其采用雙極型晶體管作為編程選擇器；圖2b顯示了另一種傳統(tǒng)相變記憶體(PCM)存儲(chǔ)單元示意圖，其采用二極管作為編程選擇器；圖3a和北分別展示了從內(nèi)連接(interconnect)制作的電性熔絲元件的實(shí)施例示意圖；圖如顯示一多晶硅二極管的橫截面；圖4b顯示如圖如所示的多晶硅二極管的電流電壓特性圖；圖5顯示使用一根據(jù)本發(fā)明的多晶硅二極管于可編程電阻式記憶存儲(chǔ)單元的方框圖；圖6顯示了一可編程電阻式記憶存儲(chǔ)單元的俯視圖；此存儲(chǔ)單元實(shí)施例使用多晶硅二極管為編程選擇器；圖7a顯示另一實(shí)施例的電性熔絲俯視圖；圖7b，7c，7d顯示另一實(shí)施例的電性熔絲俯視圖，其使用多晶硅為電性熔絲與編
程二極管；圖8a顯示了一多晶硅電性熔絲的俯視圖，按照此實(shí)施例，其電性熔絲單元的陽極為4個(gè)多晶硅二極管具有4個(gè)電性熔絲單元所共享；圖8b顯示了一第一層間接點(diǎn)(vial)虹6陣列的俯視圖，按照此一實(shí)施例，vial電性熔絲構(gòu)建于多晶硅上；圖8c顯示多晶硅和二極管陣列的俯視圖，根據(jù)此實(shí)施例，電性熔絲是由P+多晶硅和N型埋層的交叉點(diǎn)所構(gòu)造；圖9顯示了一個(gè)可編程電阻式記憶體的一部分示意圖，根據(jù)此一實(shí)施例，由η列和 (m+1)行的單二極管存儲(chǔ)單元與η個(gè)字符線驅(qū)動(dòng)器一起構(gòu)成；圖IOa描繪了一種可編程電阻式記憶體的編程方法的流程圖；圖IOb描繪了一種可編程電阻式記憶體的讀取方法流程圖；圖11顯示了一種處理器(Processor)的系統(tǒng)的實(shí)施例示意圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的結(jié)構(gòu)原理和工作原理作具體的描述在此揭露實(shí)施例，使用至少一多晶硅二極管當(dāng)編程選擇器的可編程電阻式元件。 此二極管可以包括于一多晶硅基板內(nèi)的P+和N+植入層。由于P+和N+植入層都以現(xiàn)成的標(biāo)準(zhǔn)CMOS邏輯工藝，這些元件可用一個(gè)有效率及符合成本效益的方法做成。沒有額外的掩膜或工藝步驟，以節(jié)省成本。這可編程電阻式元件可以包括在電子系統(tǒng)里。圖5所示為使用多晶硅二極管的記憶體存儲(chǔ)單元30的實(shí)施例方框圖。存儲(chǔ)單元 30包括可編程電阻元件31和多晶硅二極管32。電阻元件31可耦合在多晶硅二極管32的陽極和高電壓V+之間。多晶硅二極管32的陰極可耦合到低電壓V-。在一實(shí)施例里，記憶體存儲(chǔ)單元30可以是含有電阻元件31 (作為電性熔絲)的熔絲存儲(chǔ)單元。多晶硅二極管 32可作為編程選擇器。電阻元件31和多晶硅二極管32于電源電壓V+和V-之間是可互換的。經(jīng)由適當(dāng)?shù)臅r(shí)間里施加適當(dāng)?shù)碾妷涸赩+和V-之間，電阻元件31可根據(jù)電壓和持續(xù)時(shí)間被編程為高或低電阻狀態(tài)，因此編程記憶體存儲(chǔ)單元30可存儲(chǔ)數(shù)據(jù)值(例如，數(shù)據(jù)的位)。多晶硅二極管的P+和N+植入層可以使用硅化物阻擋層(SBL)來隔離。圖6顯示了用多晶硅二極管作為編程選擇器的一可編程電阻單元30的實(shí)施例俯視圖?？删幊屉娮鑶卧?0包括一可編程電阻元件31耦合到第一電源電壓V+和一二極管 32。二極管32作為可編程電阻單元30的編程選擇器。該二極管32是建立在一塊多晶硅 34，即多晶硅基板。P+和N+植入層33和37是用來構(gòu)建PMOS或NMOS元件的源極或漏極， 從而在多晶硅34兩端形成多晶硅二極管32的P和N兩端。硅化物阻擋層36阻擋硅化物形成于多晶硅的表面，防止多晶硅二極管32的P和N端短路。P+植入層33和N+植入層 37的距離d可用于調(diào)整擊穿電壓和漏電流。一選項(xiàng)層39可以引進(jìn)N型淺源漏極(NLDD)、 P型淺源漏極(PLDD)植入層、NMOS和PMOS門坎電壓的摻雜植入技術(shù)于N+植入層37和P+ 植入層33之間，以進(jìn)一步控制二極管的導(dǎo)通電阻。選項(xiàng)層39所植入?yún)^(qū)可于標(biāo)準(zhǔn)CMOS上產(chǎn)生各種類的植入層，且不會(huì)增加額外費(fèi)用。圖7a顯示一電性熔絲元件88實(shí)施例俯視圖。這電性熔絲元件88可如圖6所示當(dāng)作可編程電阻元件使用。電性熔絲88包括陽極89、陰極90和本體91。在此實(shí)施例，電性熔絲元件88是棒狀且包含大的陽極89和小的陰極90來減少陰極面積。陽極89和陰極 90可從本體91突出來放進(jìn)接點(diǎn)。陽極89和陰極90接點(diǎn)的數(shù)量可以是一個(gè)，以使面積非常小。然而，陽極89接點(diǎn)面積往往較大，這樣陽極89比陰極90大更可以使電遷移易于發(fā)生。 熔絲的本體91可以有0. 5-6個(gè)方形，就是長(zhǎng)度與寬度的比例約為6到0.5，來達(dá)到存儲(chǔ)單元面積和編程電流的最佳化。熔絲元件88有P+植入層92覆蓋本體91的一部分和陰極90， 而N+植入層植覆蓋其余的面積。當(dāng)在頂部硅化物因電遷移、離子擴(kuò)散和硅化物分解等其它效應(yīng)耗盡時(shí)，這實(shí)例使得熔絲元件88表現(xiàn)像一反向偏壓二極管，因而增加編程后電阻?？蓪?shí)現(xiàn)上述架構(gòu)的電性熔絲元件包含了多晶硅、多晶硅硅化物、熱隔離的主動(dòng)區(qū)、 局部互連(Local Interconnect)或其它CMOS柵極材料。特別是一些電性熔絲元件允許P+ 和N+植入后可以在編程后創(chuàng)建出二極管，如多晶硅、熱隔離的主動(dòng)區(qū)或金屬柵極CMOS的柵極。例如，如果一金屬柵極CMOS具有多晶硅在金屬合金層之間的三明治結(jié)構(gòu)，金屬合金層可以被由布局產(chǎn)生的掩膜阻擋，以在熔絲元件里產(chǎn)生一二極管。在絕緣硅基體(SOI)或如 SOI的工藝中，電性熔絲也可以從熱隔離的主動(dòng)區(qū)來制造。這樣的熔絲可以被植入N+、P+或 N+和P+在熱隔離主動(dòng)區(qū)的兩端。此熔絲如果一部分被植入N+和一部分P+，當(dāng)頂部的硅化物被編程后耗盡，熔絲可以形成像一反向偏壓的二極管。有一些工藝可以提供局部互連，這是由硅化物制造過程中的副產(chǎn)品可和多晶硅與主動(dòng)區(qū)直接互連以省接點(diǎn)。如此，電性熔絲元件可以和二極管的一極直接連接而沒有任何接點(diǎn)，以節(jié)省面積。在CMOS的工藝?yán)镏谱麟娦匀劢z元件有很多變化，上述的討論是用于說明目的，其變化及其組合的一部分，都是實(shí)例而落入本發(fā)明的范圍。圖7b，圖7c，圖7d顯示不同的實(shí)施例中，電性熔絲的存儲(chǔ)單元采用多晶硅作為電性熔絲元件和多晶硅二極管的俯視圖。由于電性熔絲元件是從多晶硅制造而二極管是建立在一多晶硅基板，熔絲元件和二極管可以一體(one piece)形成。通過一體形成熔絲元件和二極管，因?yàn)槎嘤嗟慕狱c(diǎn)和間距可以避免，可編程電阻單元可致密形成。圖7b顯示一實(shí)施例的一體多晶硅電性熔絲單元80，其有陽極89、本體87和多晶硅二極管81。陽極89、本體87和一多晶硅二極管81的P端為P+植入層83所覆蓋，而陰極88(多晶硅二極管81的N端)是由N+植入層84所覆蓋。硅化物阻擋層82可覆蓋至少相鄰部分的P+植入層83和N+植入層84，以防止硅化物生長(zhǎng)在多晶硅的頂部造成N和P端短路。陽極89耦合到V+而陰極88耦合至V-。當(dāng)高壓加在V+而低電壓加在V-時(shí)，電流從陽極通過本體87至多晶硅二極管81的P端，然后到多晶硅二極管81的N端88。在此實(shí)施例，電性熔絲本體87有P+植入層83。圖7c顯示另一實(shí)施例的一體多晶硅電性熔絲單元90，其有二極管91、本體97 (和電性熔絲二極管單元為一體)和陰極99。該二極管91的P端98耦合到電源電壓V+。二極管91的N端耦合到熔絲元件本體97，然后通過陰極99耦合到另一個(gè)電源電壓V-。該二極管91的P端98、本體97的下半部及陰極99都覆蓋者P+植入層93，而二極管91的N端和本體97的上半部(例如，大約一半)都覆蓋者N+植入層94。硅化物阻擋層92可以阻止硅化物長(zhǎng)在多晶硅上，以防止N和P端短路。當(dāng)高壓加在V+而低電壓加在V-時(shí)，電流從 P端98流通過多晶硅二極管91的N端，本體97，到陰極99。在此實(shí)施例，本體97有N+/P+ 植入層覆蓋各自的部分(例如，大約一半N+和一半P+)。當(dāng)硅化物頂部的多晶硅二極管91 耗盡，本體97表現(xiàn)如一反向偏壓二極管，以增加編程后的電阻。此外，陰極99具有比陽極 (即多晶硅二極管91的P端98)較小的面積以加速電遷移。圖7d顯示另一實(shí)施例的交錯(cuò)式一對(duì)(one pair) 一體電性熔絲單元的俯視圖。此多晶硅電性熔絲單元就像圖7c的多晶硅電性熔絲單元90，每單元有多晶硅電阻元件(例如，電性熔絲單元)和一多晶硅二極管。第二電性熔絲單元旋轉(zhuǎn)180度，放在相鄰的第一電性熔絲單元邊，這樣的大陽極和小陰極彼此相鄰緊湊的安排，可減少占據(jù)面積。如果編程的電流不是很高，一體電性熔絲單元的尺寸可進(jìn)一步降低。圖8a顯示了另一實(shí)施例的多晶硅電性熔絲單元91的俯視圖，有一共享P端98 (以P+植入層93覆蓋) 作為陽極，且由四個(gè)多晶硅二極管電性熔絲96(具有用四個(gè)電性熔絲元件％)所共享。硅化物阻擋層(SBL)92阻擋硅化物在頂部的形成，以分隔每個(gè)多晶硅二極管96的P端98和 N端94。作為編程選擇器的多晶硅二極管96耦合到多晶硅的一部分，此部分被N+植入層 (為N端94)覆蓋，且更耦合到本體97和陰極99。P端98耦合到一個(gè)高電壓電源V+，而每一陰極99耦合到每一低電壓電源V-。施加適當(dāng)?shù)碾妷河赩+和V-，電流會(huì)改變本體97的電阻。圖8b顯示了一 4x6陣列的第一層間接點(diǎn)(vial)熔絲90的俯視圖，此實(shí)施例制作于多晶硅上。該陣列的vial熔絲90具有6列多晶硅二極管91，每二極管都有N+接點(diǎn)97 和P+接點(diǎn)99，其由N+和P+植入層94、93所覆蓋，而金屬l(metall)在上。P+的接點(diǎn)99和 N+的接點(diǎn)97相隔于硅化物阻擋層92為二極管的P和N兩端。在同一列的N+接點(diǎn)97由垂直方向延伸的金屬2(metal2)字符線所連接。在同一行的P+接點(diǎn)99由水平方向延伸的金屬3(metal3)位線(bitlines)所連接?？删幊屉娮鑶卧?6可被編程，此由施加高電壓到選定的位線而低電壓或接地到選定的字符線來通過電流，從metal3位線，via2，meta12，接點(diǎn)，多晶硅，通過二極管和metal 1到接地達(dá)成。如果metal 1，metal2，和metal3有較高的編程門坎，vial (連接metall和metal2之間)或接點(diǎn)(連接metall和多晶硅之間)將被編
9程。為了確保vial被編程，最好金屬線制成比較寬，via2的數(shù)量和接點(diǎn)最好超過一。在一實(shí)施例中，vial可制作于P+接點(diǎn)99的頂部，將使單元面積非常小。本領(lǐng)域技術(shù)人員可知， vial熔絲可以擴(kuò)展到其它的接點(diǎn)，via2，或各種其它類型的接點(diǎn)/層間接點(diǎn)熔絲，或金屬熔絲都可能被使用，而行和列的數(shù)量可能會(huì)有不同，行和列可以互換。圖8c顯示了另一實(shí)施例的一 4x6陣列的多晶硅電性熔絲60的俯視圖，由P+多晶硅61和N型埋層62的二極管在交叉點(diǎn)所建構(gòu)。N型埋層62為一主動(dòng)區(qū)，且在CMOS源極或漏極(亦即N+植入層64和P+植入層6 的前植入。因此，埋層62可由P+多晶硅61在上面潛越過而形成一種互連。在此實(shí)施例，N型埋層62在主動(dòng)區(qū)隔離前而植入N型摻雜劑。 長(zhǎng)在N型埋層62上的柵極氧化層先被剝離而后沉積P+多晶硅61。多晶硅是由部分植入P 型摻雜劑作為一二極管的P端和一部分注入N型摻雜劑為N型多晶硅熔絲，雖然硅化物頂部連接兩部分。因此，一個(gè)非常緊湊的P/N多晶硅熔絲由具有P型多晶硅和N型埋層作為多晶硅二極管的兩端。金屬2區(qū)間連結(jié)(strap)埋層62 (圖8c中沒有顯示)，延伸在垂直方向?yàn)樽址€，金屬3區(qū)間連結(jié)多晶硅延伸在水平方向?yàn)槲痪€。根據(jù)另一實(shí)施例，可編程電阻元件可用于建立一記憶體。根據(jù)此一實(shí)施例，圖9顯示了可編程電阻記憶體100的一部分，由η行x(m+l)列的單二極管存儲(chǔ)單元110的一陣列 101和η個(gè)字符線驅(qū)動(dòng)器150-i (其中i = 0，1，. . .，n_l)所構(gòu)建。記憶體陣列101有m個(gè)正常行和一參考行，共享一感應(yīng)放大器做差動(dòng)感應(yīng)。對(duì)那些記憶體存儲(chǔ)單元110于同一行的每個(gè)記憶體存儲(chǔ)單元110，有一電阻元件111被耦合到作為編程選擇器的一二極管112的 P端和到一位線BLjl70-j (j = 0,1, .. m-1)或參考位線BLR0 175-0。記憶體存儲(chǔ)單元110 在同一列的多數(shù)二極管112的N端經(jīng)由局部字符線LWLBi 154-i, (i = 0,1, ... , n_l)被耦合到一字符線WLBi 152-i，。每個(gè)字符線WLBi被耦合到至少一局部字符線LWLBi (i = 0，1，...，η-1)。該局部字符線LWLBi 通常由高電阻材料(如N井或多晶硅)制作， 來連接存儲(chǔ)單元，然后耦合到字符線WLBi (例如，低電阻金屬WLBi)，其經(jīng)由接點(diǎn)或?qū)娱g接點(diǎn)，緩沖器，或后解碼器172-i(i = 0，1，...，n-l)。當(dāng)使用二極管作為編程選擇器，可能需要緩沖器或后解碼器172-i，因?yàn)橛须娏髁鬟^字符線WLBi，特別于其它實(shí)施例當(dāng)一字符線 WLBi驅(qū)動(dòng)多個(gè)存儲(chǔ)單元來同時(shí)編程和讀取時(shí)。該字符線WLBi是由字符線驅(qū)動(dòng)器150-i所驅(qū)動(dòng)，為了編程和讀取，其電源電壓vddi可以在不同的電壓之間被切換。每一位線BLjl70-j 或參考位線BLRtl 175-0都經(jīng)由Y-寫(Y-write)通道柵極120 j或125被耦合到一電源電壓VDDP來編程，其中位線BLj 170-j或參考位線BLR0 175-0分別由YSffBj ((j = 0，1，· ·， m-1)或 YSWRBtl 選定。在 Y-write 通道柵極 120_j (j = 0，1，. . .，m-1)或 125 可以由 PMOS 所建構(gòu)(然而NM0S、二極管或雙極型元件可以在一些實(shí)施例里使用)。每個(gè)BL或BLRtl經(jīng)由 Y-read通道柵極130_j或135被耦合到數(shù)據(jù)線DLj或參考數(shù)據(jù)線DLRtl,而每個(gè)BL或BLRtl 分別由YSRj (j = 0,1,.. ,m-1)或YSRRtlK選定。在記憶體陣列101這一部分，m正常的數(shù)據(jù)線DLj (j = 0，1，. . .，m-1)被連接到一個(gè)感應(yīng)放大器140的一輸入端160。該參考數(shù)據(jù)線DLRtl提供了感應(yīng)放大器140的另一輸入端161 (—般在參考部分里不需要多任務(wù)器)。感應(yīng)放大器140的輸出端是％。要編程一存儲(chǔ)單元，特定的WLBi和YSWBj被開啟而一高電壓被提供到VDDP (i = 0，1，. .，n-l 而 j = 0，1，. . .，m-1)。在一些實(shí)例里，經(jīng)由打開 WJiBi (i = 0，1，...，n_l)和 YSWRBtl,參考存儲(chǔ)單元可以被編程為0或1。要讀取一個(gè)存儲(chǔ)單元，數(shù)據(jù)列線160可以由啟用特定的WLBi和YSRj，(其中i = 0，1，. . .，n-l，和j = 0，1，. . .，m_l)來選到，而一參考數(shù)據(jù)線DLRtl 161可以由啟用特定的一參考存儲(chǔ)單元來選到，且均被耦合到感應(yīng)放大器140。 此感應(yīng)放大器140可以被用來感應(yīng)和比較DL和DLRtl與接地的間的電阻差異，同時(shí)關(guān)閉所有 YSWBj 和 YSWRB。(j = 0，1，. .，m_l)。圖IOa和IOb顯示一流程圖實(shí)施例，分別描繪一可編程電阻式記憶體的編程方法 700和讀取方法800。方法700和800描述了在可編程電阻式記憶體情況下(如于圖9所示可編程電阻記憶體100)的編程和讀取。此外，雖然說是一個(gè)步驟流程，對(duì)此技藝知悉者可知至少一些步驟可能會(huì)以不同的順序進(jìn)行，包括同時(shí)或跳過。圖IOa描繪了一可編程電阻記憶體編程方法的流程圖700。根據(jù)此一實(shí)施例，在第一步驟710，選擇適當(dāng)?shù)碾娫催x擇器以施加高電壓電源到字符線和位線驅(qū)動(dòng)器。在第二步驟720，在控制邏輯(在圖9里沒有顯示)里進(jìn)行分析要被編程的數(shù)據(jù)，其根據(jù)可編程電阻元件的類型。對(duì)于電性熔絲，這是單次性可編程元件(OTP)，所以編程通常意味著燒錄熔絲到非原始狀態(tài)，而且是不可逆轉(zhuǎn)的。編程電壓和持續(xù)時(shí)間往往是由外部控制信號(hào)決定，而不是從記憶體內(nèi)部產(chǎn)生。在第三步驟730，選擇一個(gè)存儲(chǔ)單元的一列(群)，所以相對(duì)的局部字符線可被開啟。在第四步驟740，停用感應(yīng)放大器，以節(jié)省電源和防止干擾到編程的運(yùn)作。 在第五步驟750，一個(gè)存儲(chǔ)單元的一行(群)可以被選定，且相對(duì)應(yīng)的Y-write通道柵極可以被打開來耦合所選的位線到一電源電壓。在最后一步驟760，在一個(gè)已建立的傳導(dǎo)路徑來驅(qū)動(dòng)所需的電流一段所需要的時(shí)間來完成編程的運(yùn)作。對(duì)于大多數(shù)可編程電阻記憶體， 這個(gè)傳導(dǎo)路徑是由一個(gè)高壓電源，通過被選的一個(gè)位線，電阻元件，作為編程選擇器的二極管，以及一個(gè)局部字符線驅(qū)動(dòng)器的NMOS下拉元件到接地。圖IOb描繪了可編程電阻記憶體讀取方法流程圖800。在第一步驟810，提供合適的電源選擇器來選電源電壓給局部字符線驅(qū)動(dòng)器，感應(yīng)放大器和其它電路。在第二步驟 820，所有Y-write通道柵極，例如位線編程選擇器，可以被關(guān)閉。在第三步驟830，所需的局部字符線驅(qū)動(dòng)器(群)可以被選，使作為編程選擇器(群)的二極管(群)具有傳導(dǎo)路徑到接地。在第四步驟840，啟動(dòng)感應(yīng)放大器(群)和準(zhǔn)備感應(yīng)的輸入信號(hào)。在第五步驟 850，數(shù)據(jù)線和參考數(shù)據(jù)線被預(yù)先充電到可編程電阻元件存儲(chǔ)單元的V-電壓。在第六步驟 860，選擇所需的Y-read通道柵極，使所需的位線(群)被耦合到感應(yīng)放大器(群)的一輸入端。傳導(dǎo)路徑于是被建立，從位線到所要的存儲(chǔ)單元的電阻元件，作為編程選擇器(群) 的二極管(群)和局部字符線驅(qū)動(dòng)器的下拉元件到接地。這同樣適用于參考分支。在最后一步驟870，感應(yīng)放大器可以比較讀取電流與參考電流的差異來決定邏輯輸出是0或1，以完成讀取操作。圖11顯示了一處理器系統(tǒng)700的一實(shí)施例。根據(jù)此實(shí)施例，處理器系統(tǒng)700可以包括在記憶體740中的可編程電阻元件744(例如在一存儲(chǔ)單元陣列742里)。處理器系統(tǒng)700可以，例如，屬于一種計(jì)算機(jī)系統(tǒng)。計(jì)算機(jī)系統(tǒng)可以包括中央處理單元(CPU)710，它經(jīng)由共同總線715來和多種記憶體和周邊裝置溝通，如輸入輸出單元720，硬盤驅(qū)動(dòng)器730， 光盤750，記憶體740，和其它記憶體760。其它記憶體760是一種傳統(tǒng)的記憶體如靜態(tài)記憶體(SRAM)，動(dòng)態(tài)記憶體(DRAM)，或閃存記憶體(flash)，通常經(jīng)由記憶體控制器來和與中央處理單元710溝通。中央處理單元710 —般是一種微處理器，一種數(shù)字信號(hào)處理器，或其它可編程數(shù)字邏輯元件。記憶體740最好是以集成電路來構(gòu)造，其中包括具有至少有一可編程電阻元件744的存儲(chǔ)單元陣列742。通常，記憶體740經(jīng)由記憶體控制器來接觸中央處理單元710。如果需要，可合并記憶體740與處理器(例如中央處理單元710)在單片集成電路。本發(fā)明可以部分或全部實(shí)現(xiàn)于集成電路上，在印刷電路板(PCB)上，或在一系統(tǒng)上。該可編程電阻元件可以是熔絲，反熔絲，或新出現(xiàn)的非揮發(fā)行性記憶體。熔絲可以是硅化或非硅化多晶硅熔絲，熱隔離的主動(dòng)區(qū)熔絲，金屬熔絲，接點(diǎn)熔絲，或?qū)娱g接點(diǎn)熔絲。反熔絲可以是柵極氧化層崩潰反熔絲，介電質(zhì)于其間的接點(diǎn)或?qū)娱g接點(diǎn)反熔絲。新出現(xiàn)的非揮發(fā)行性記憶體可以是磁性記憶體(MRAM)，相變記憶體(PCM)，導(dǎo)電橋隨機(jī)存取記憶體 (CBRAM)，或電阻隨機(jī)存取記憶體(RRAM)。雖然編程機(jī)制不同，其邏輯狀態(tài)可以由不同的電阻值來區(qū)分。當(dāng)然，本發(fā)明還可有其它多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種可編程電阻式記憶體，其特征在于，包括多個(gè)可編程電阻式存儲(chǔ)單元，至少有一可編程電阻式存儲(chǔ)單元包括 一可編程電阻式元件被耦合到第一電源電壓線；及一二極管建構(gòu)于多晶硅，包括至少有一第一端和一第二端，其中該第一端具有一第一型摻雜，該第二端具有一第二型摻雜，該第一端提供了該二極管的一第一端而該第二端提供二極管的一第二端，該第一端和該第二端均存在一個(gè)共同的多晶硅上，該第一端被耦合到可編程電阻式元件，該而第二端被耦合到第二電源電壓線；其中該第一和該第二端的摻雜劑是從金氧半導(dǎo)體元件源極或漏極的摻雜植入制造， 其中，經(jīng)由施加電壓到第一和第二電源電壓線而改變電阻為不同的邏輯狀態(tài)，該可編程電阻式元件被配置為可編程。
2.根據(jù)權(quán)利要求1所述的可編程電阻式記憶體，其特征在于，該可編程電阻式元件包括至少一種多晶硅、硅化多晶硅、硅化物、熱隔離的主動(dòng)區(qū)、局部互連、金屬、金屬合金或是由金氧半導(dǎo)體元件柵極構(gòu)成的互連。
3.根據(jù)權(quán)利要求1所述的可編程電阻式記憶體，其特征在于，該可編程電阻式元件為接點(diǎn)熔絲或?qū)娱g接點(diǎn)熔絲。
4.根據(jù)權(quán)利要求1所述的可編程電阻式記憶體，其特征在于，該可編程電阻式元件一體制作于該二極管的該多晶硅上。
5.根據(jù)權(quán)利要求1所述的可編程電阻式記憶體，其特征在于，可編程電阻式元件是一或多接點(diǎn)或?qū)娱g接點(diǎn)，并含有絕緣體于其間的反熔絲，或由一金氧半導(dǎo)體元件柵極耦合于一金氧半導(dǎo)體元件本體，其含有一柵極氧化層當(dāng)做為絕緣體的反熔絲。
6.根據(jù)權(quán)利要求1所述的可編程電阻式記憶體，其特征在于，該第一和第二型摻雜用硅化物阻擋層分隔，并重疊至少部分的兩型摻雜。
7.一種電子系統(tǒng)，其特征在于，包括 一種處理器；及一可編程電阻式記憶體可操作地連接到處理器，該可編程電阻式記憶體包括多個(gè)可編程存儲(chǔ)電阻式單元以提供數(shù)據(jù)存儲(chǔ)，每個(gè)可編程電阻存儲(chǔ)單元包括 一可編程電阻式元件被耦合到第一電源電壓線；及一二極管建構(gòu)于多晶硅，包括至少一第一端和一第二端，其中該第一端具有第一型摻雜，而該第二端具有第二型摻雜，該第一端提供了該二極管的一第一端，該第二端提供該二極管的一第二端，該第一和第二端均存在一個(gè)共同的多晶硅上，該第一端耦合到該可編程電阻元件而該第二端耦合到一第二電源電壓線；其中第一和第二端的摻雜劑是從金氧半導(dǎo)體元件的源極或漏極的摻雜植入制造， 其中，經(jīng)由施加電壓到第一和第二電源電壓線，從而改變電阻到不同的邏輯狀態(tài)，該可編程電阻元件被配置為可編程。
8.一種提供一可編程電阻記憶體的方法，其特征在于，包括提供多個(gè)可編程電阻存儲(chǔ)單元，至少有一可編程電阻存儲(chǔ)單元包括至少(i) 一可編程電阻元件被耦合到第一電源電壓線；及(ii) 一二極管建構(gòu)于多晶硅，包括至少一第一端和一第二端，該第一端具有第一型摻雜，而該第二端具有第二型摻雜，該第一端提供該二極管的一第一端，該第二端提供該二極管的一第二端，該第一和第二端二者的摻雜是從金氧半導(dǎo)體元件的源極或漏極的摻雜植入制造，該第一端耦合到該可編程電阻元件而該第二端耦合到一第二電源電壓線；及經(jīng)由施加電壓到第一和第二電壓線，以編程一邏輯狀態(tài)到至少一可編程電阻存儲(chǔ)單元。
9.一種單次性可編程記憶體，其特征在于，包括多個(gè)單次性可編程存儲(chǔ)單元，至少有一單次性可編程存儲(chǔ)單元包括 一單次性可編程元件被耦合到第一個(gè)電源電壓線；及一二極管建構(gòu)于多晶硅，包括至少一第一端和一第二端，其中該第一端具有一第一型摻雜，該第二端具有一第二型摻雜，該第一端提供該二極管的一第一端而該第二端提供該二極管的一第二端，該第一端和第二端均存在一個(gè)共同的多晶硅上，該第一端被耦合到該單次性可編程元件，而該第二端被耦合到第二電源電壓線；其中該第一和第二端的摻雜是從金氧半導(dǎo)體元件的源極或漏極的摻雜植入制造， 其中，經(jīng)由施加電壓到第一和第二電源電壓線而改變電阻為不同的邏輯狀態(tài)，該單次性可編程元件被配置為可編程。
10.一種電性熔絲記憶體，其特征在于，包括多個(gè)電性熔絲存儲(chǔ)單元，至少有一電性熔絲存儲(chǔ)單元包括 一電性熔絲元件被耦合到第一電源電壓線；及一二極管建構(gòu)于多晶硅，包括至少一第一端和一第二端，其中該第一端具有一第一型摻雜，該第二端具有一第二型摻雜，該第一端提供二極管的一第一端而該第二端提供二極管的一第二端，該第一端和第二端均存在一個(gè)共同的多晶硅上，該第一端被耦合到該電性熔絲元件，而該第二端被耦合到第二電源電壓線；其中該第一和第二端的摻雜是從金氧半導(dǎo)體元件源極或漏極的摻雜植入制造， 其中，經(jīng)由施加電壓到第一和第二電源電壓線而改變電阻為不同的邏輯狀態(tài)，該電性熔絲元件被配置為可編程。
11.根據(jù)權(quán)利要求10所述的電性熔絲記憶體，其特征在于，該電性熔絲元件包括至少一種多晶硅、硅化多晶硅、硅化物、熱隔離的主動(dòng)區(qū)、局部互連、金屬、金屬合金或是由金氧半導(dǎo)體元件柵極構(gòu)成的互連。
12.根據(jù)權(quán)利要求11所述的電性熔絲記憶體，其特征在于，該電性熔絲元件本體的長(zhǎng)度與寬度的比例從6到0.5。
13.根據(jù)權(quán)利要求11所述的電性熔絲記憶體，其特征在于，該電性熔絲元件一體制作于該二極管的該多晶硅上。
全文摘要
單次性可編程、電性熔絲、可編程電阻式的記憶體及方法，可編程電阻式記憶體包括多個(gè)可編程電阻式存儲(chǔ)單元，至少之一包括一可編程電阻式元件被耦合到第一電源電壓線；一二極管建構(gòu)于多晶硅，包括至少有一第一端和一第二端，該第一端具有一第一型摻雜，該第二端具有一第二型摻雜，該第一端提供了該二極管的一第一端而該第二端提供二極管的一第二端，該第一端和第二端均存在一個(gè)共同的多晶硅上，該第一端被耦合到可編程電阻式元件，該而第二端被耦合到第二電源電壓線；該第一和該第二端的摻雜劑是從金氧半導(dǎo)體元件源極或漏極的摻雜植入制造，經(jīng)由施加電壓到第一和第二電源電壓線而改變電阻為不同的邏輯狀態(tài)，該可編程電阻式元件被配置為可編程。
文檔編號(hào)G11C16/02GK102376359SQ20111024434
公開日2012年3月14日 申請(qǐng)日期2011年8月22日 優(yōu)先權(quán)日2010年8月20日
發(fā)明者莊建祥 申請(qǐng)人:莊建祥