專利名稱：帶電阻隨機(jī)存儲(chǔ)器模塊的單芯片結(jié)構(gòu)可編程邏輯器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于可編程邏輯器技術(shù)領(lǐng)域，具體涉及一種通過非揮發(fā)(Nonvolatile)存儲(chǔ)器模塊克服揮發(fā)(Volatile)存儲(chǔ)器模塊中的軟錯(cuò)誤率(Soft Error Rate, SER)問題的可編程邏輯器，尤其涉及所述非揮發(fā)存儲(chǔ)器為電阻隨機(jī)存儲(chǔ)器的、單芯片結(jié)構(gòu)的可編程邏輯器。
背景技術(shù)：
PLD是可編程邏輯器(Programmable Logic Device)的簡(jiǎn)稱，廣義的可編程邏輯器還包括FPGA (Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列)與 CPLD (ComplexProgrammable Logic Device，復(fù)雜可編程邏輯器件)等。可編程邏輯器能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡(jiǎn)單的74電路，都可以用PLD來實(shí)現(xiàn)。 可編程邏輯器如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過軟件仿真，可以事先驗(yàn)證設(shè)計(jì)的正確性。在 PCB(PrintedCircuitBoard,印刷電路板)完成以后，還可以利用可編程邏輯器的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用可編程邏輯器來開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。可編程邏輯器的這些優(yōu)點(diǎn)使得PLD技術(shù)在 90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了 EDA軟件和硬件描述語言(HDL)的進(jìn)步?？删幊踢壿嬈骶ǘ鄠€(gè)MOS開關(guān)管和用于控制MOS開關(guān)管的存儲(chǔ)器，現(xiàn)有技術(shù)中，首先，提出采用SRAM (Static Random Access Memory，靜態(tài)隨機(jī)存儲(chǔ)器)作為配置存儲(chǔ)器(也即查找表)，SRAM用于控制可編程邏輯器的MOS開關(guān)管，其具有功耗低、速度快的特點(diǎn)。然后，SRAM在實(shí)際應(yīng)用中是有可能發(fā)生軟錯(cuò)誤(soft error)的，特別是應(yīng)用在輻射條
件下。當(dāng)發(fā)生軟錯(cuò)誤時(shí)，判斷回路就會(huì)得到錯(cuò)誤的判斷，造成可編程邏輯器的邏輯配置出
ilt 曰ο現(xiàn)有技術(shù)中，以FPGA為例，為解決FPGA中SRAM可能出現(xiàn)軟錯(cuò)誤率(Soft ErrorRate, SER)現(xiàn)象而引起存儲(chǔ)數(shù)據(jù)的錯(cuò)誤，早先提出了兩個(gè)解決思路第(1)種，對(duì)編程點(diǎn)或邏輯部分的冗余設(shè)計(jì)，根據(jù)少數(shù)服從多數(shù)的原則利用判決電路檢測(cè)并糾正發(fā)生soft error的SRAM單元(在xilinx公司的美國(guó)專利US75U871中提出)；第(2)種通過回讀編程點(diǎn)SRAM的值計(jì)算其CRC(Cyclic Redundancy Check循環(huán)冗余校驗(yàn))碼，并與先前寫入值的CRC校驗(yàn)碼比較來檢測(cè)軟錯(cuò)誤(soft error)，并利用ECC(ErrorChecking and Correcting，錯(cuò)誤檢查和糾正)糾錯(cuò)。其中第(1)種方法的缺點(diǎn)是當(dāng)多數(shù)發(fā)生soft error 時(shí)，判決電路就會(huì)得到錯(cuò)誤的判斷，造成FPGA配置出錯(cuò)。其中第⑵種方法的缺點(diǎn)是ECC 只能在發(fā)生soft error的單元個(gè)數(shù)較少時(shí)才能糾錯(cuò)。同時(shí)兩種方式共有的技術(shù)缺陷是可編程邏輯器芯片需要大量的判決電路和CRC/ECC電路，增加芯片面積，降低電路工作速度。圖1所示為現(xiàn)有技術(shù)的一種可編程邏輯器示意圖，在美國(guó)專利號(hào)為US 6363019、 發(fā)明名禾爾 % "Method and Circuit for Verifying Configuration Programmable LogicDevice”的美國(guó)專利中提出，用于在對(duì)SRAM數(shù)據(jù)配置的時(shí)候減少配置可能出現(xiàn)的錯(cuò)
3誤。在FPGA正常工作的時(shí)候該電路不工作。如圖1所示，該可編程邏輯器100包括非揮發(fā)存儲(chǔ)器模塊170、揮發(fā)存儲(chǔ)器模塊180、配置電路模塊160和邏輯陣列110，其中，配置電路模塊160包括地址電路210和比較單元220。非揮發(fā)存儲(chǔ)器模塊170的每個(gè)地址線(Address Line, AL)連接存儲(chǔ)陣列中的一列，非揮發(fā)存儲(chǔ)器模塊170中每個(gè)存儲(chǔ)單元的位線(Bit Line, BL)是跟揮發(fā)存儲(chǔ)器模塊180中相應(yīng)列中的存儲(chǔ)單元的BL連接在一起的，有多少個(gè)揮發(fā)存儲(chǔ)單元就有多少個(gè)非揮發(fā)存儲(chǔ)單元。比較單元220用于比較非揮發(fā)存儲(chǔ)器模塊170 輸出到寫線(Write Line, WL)上的數(shù)據(jù)與經(jīng)過WL存入揮發(fā)存儲(chǔ)器模塊180的讀線(Read Line,RL)上的數(shù)據(jù)，根據(jù)比較的結(jié)果輸出控制信號(hào)到地址電路210以控制是否進(jìn)行下一列的配置。地址電路210根據(jù)其控制信息來產(chǎn)生相應(yīng)的地址信息輸出到AL，AL上的地址信息同時(shí)傳送到非揮發(fā)存儲(chǔ)器模塊170和揮發(fā)存儲(chǔ)器模塊180從而選中相應(yīng)的列。該配置電路模塊160僅在起始階段進(jìn)行比較驗(yàn)證。然而，圖1所示現(xiàn)有技術(shù)中，可編程邏輯器100的某一實(shí)施例中，非揮發(fā)存儲(chǔ)器模塊170選擇使用Flash存儲(chǔ)器，揮發(fā)存儲(chǔ)器模塊180選擇使用SRAM。根據(jù)SRAM和Flash的存儲(chǔ)原理，F(xiàn)lash存儲(chǔ)器和SRAM容易在輻射條件下產(chǎn)生SER ；同時(shí)，F(xiàn)lash存儲(chǔ)器是使用浮柵技術(shù)，現(xiàn)有的半導(dǎo)體制造技術(shù)中，F(xiàn)lash存儲(chǔ)器是難于與SRAM在同一芯片中集成制造的。 因此，圖1所示的可編程邏輯器100難以實(shí)現(xiàn)單芯片結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是，克服可編程邏輯器正常工作中可能出現(xiàn)的SER錯(cuò)誤，提高可編程邏輯器的抗輻射性能并易于實(shí)現(xiàn)單芯片集成。為解決以上技術(shù)問題，本發(fā)明提供一種可編程邏輯器。該可編程邏輯器包括地址電路模塊(310)、比較單元(320)、SRAM模塊(380)、邏輯陣列(390)以及用于克服SRAM模塊中軟錯(cuò)誤率的非揮發(fā)存儲(chǔ)器模塊，所述非揮發(fā)存儲(chǔ)器模塊為電阻隨機(jī)存儲(chǔ)器模塊，所述電阻隨機(jī)存儲(chǔ)器模塊與地址電路模塊、比較單元、SRAM模塊、邏輯陣列實(shí)現(xiàn)單芯片集成。根本發(fā)明所提供的可編程邏輯器，其中，所述電阻隨機(jī)存儲(chǔ)器為基于CuxO的電阻隨機(jī)存儲(chǔ)器，其中1 < X < 2。所述地址電路模塊通過地址線同時(shí)發(fā)送地址信號(hào)給SRAM模塊和電阻隨機(jī)存儲(chǔ)器模塊，分別選擇電阻隨機(jī)存儲(chǔ)器模塊和SRAM模塊的相應(yīng)的列。所述電阻隨機(jī)存儲(chǔ)器模塊通過寫線與SRAM模塊連接，并可以通過寫線向SRAM模塊寫入電阻隨機(jī)存儲(chǔ)器模塊所存儲(chǔ)的數(shù)據(jù)。電阻隨機(jī)存儲(chǔ)器模塊與SRAM模塊之間的每條寫線上串聯(lián)一個(gè)用于讀出電阻隨機(jī)存儲(chǔ)器模塊中的數(shù)據(jù)的靈敏放大器。根本發(fā)明所提供的可編程邏輯器，其中，所述電阻隨機(jī)存儲(chǔ)器模塊通過所述寫線讀出相應(yīng)地址的數(shù)據(jù)并輸入比較單元，所述SRAM模塊通過讀線讀出相應(yīng)地址的數(shù)據(jù)并輸入比較單元。所述比較單元對(duì)應(yīng)比較電阻隨機(jī)存儲(chǔ)器模塊所輸出的數(shù)據(jù)和SRAM模塊所輸入的數(shù)據(jù)；如果比較結(jié)果為“相同”，則通過數(shù)據(jù)線發(fā)送地址遞增命令給地址電路模塊，進(jìn)行下一列的比較；如果比較結(jié)果為“不相同”，則通過數(shù)據(jù)線發(fā)送控制信號(hào)給地址電路模塊，使電阻隨機(jī)存儲(chǔ)器模塊通過寫線重新向SRAM模塊的相應(yīng)地址寫入相應(yīng)數(shù)據(jù)。所述電阻隨機(jī)存儲(chǔ)器模塊包括一個(gè)以上電阻隨機(jī)存儲(chǔ)器單元，每個(gè)電阻隨機(jī)存儲(chǔ)器單元包括一個(gè)存儲(chǔ)電阻和一個(gè)與該存儲(chǔ)電阻串聯(lián)的選通管。所述SRAM模塊包括一個(gè)以上八管結(jié)構(gòu)的SRAM單元。 所述地址電路模塊包括計(jì)數(shù)器和解碼器。
本發(fā)明的技術(shù)效果是，采用電阻隨機(jī)存儲(chǔ)器模塊作為用于克服SRAM模塊中軟錯(cuò)誤率的非揮發(fā)存儲(chǔ)器模塊，利用電阻隨機(jī)存儲(chǔ)器抗輻射存儲(chǔ)的特性，從SRAM的BLN讀出的數(shù)據(jù)與具有抗輻射RRAM的數(shù)據(jù)進(jìn)行每時(shí)每刻的比較，檢查出SRAM可能出現(xiàn)的SER錯(cuò)誤，并且通過重新將具有抗輻射的RRAM的數(shù)據(jù)傳送到SRAM出錯(cuò)列中實(shí)現(xiàn)了糾錯(cuò)功能。同時(shí)，電阻隨機(jī)存儲(chǔ)器模塊在制造工藝上易于與制作SRAM的傳統(tǒng)MOS工藝兼容，因此容易實(shí)現(xiàn)電阻隨機(jī)存儲(chǔ)器模塊與地址電路模塊、比較單元、SRAM模塊、SRAM模塊實(shí)現(xiàn)單芯片集成。同時(shí)， 該可編程邏輯器在配置數(shù)據(jù)時(shí)候，其外圍電路部分不需要附加而外的奇偶位、或者增加專門的ECC電路。因此具有單芯片、體積小、抗輻射、功耗低、成本低的特點(diǎn)。


圖1是現(xiàn)有技術(shù)的一種可編程邏輯器示意圖；圖2是本發(fā)明提供的某一實(shí)施例可編程邏輯器的結(jié)構(gòu)示意圖；圖3是本發(fā)明圖2所示實(shí)施例可編程邏輯器的具體實(shí)例電路結(jié)構(gòu)圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步的詳細(xì)描述。圖2所示為本發(fā)明提供的某一實(shí)施例可編程邏輯器的結(jié)構(gòu)示意圖。如圖2所示，該可編程邏輯器100為單芯片結(jié)構(gòu)，其包括地址電路310、比較單元320、RRAM模塊370、SRAM 模塊380和邏輯陣列390，以上部分通過單芯片設(shè)計(jì)集成制造。地址電路310通過地址線 AL分別與RRAM模塊370、SRAM模塊380連接，地址電路310通過AL發(fā)送地址信號(hào)后，可以對(duì)應(yīng)選中RRAM模塊370的一列，并同時(shí)對(duì)應(yīng)選中SRAM模塊380中的一列。RRAM模塊370 通過寫線WL和SRAM模塊380連接，在數(shù)據(jù)配置的時(shí)候或者在正常工作的時(shí)候糾正SRAM中的SER錯(cuò)誤的時(shí)候，可以實(shí)現(xiàn)將RRAM模塊370中的數(shù)據(jù)對(duì)應(yīng)地址寫入SRAM模塊380中，并可以實(shí)現(xiàn)將RRAM模塊370中的數(shù)據(jù)讀出、輸入至比較單元320。因此，WL是相對(duì)SRAM模塊 380來說的，相對(duì)于RRAM模塊370 JL其實(shí)也是讀線。RRAM模塊370通過讀線RL與比較單元320連接，SRAM模塊380中的數(shù)據(jù)可以輸入比較單元320。因此，RRAM模塊370中某一地址所存儲(chǔ)的數(shù)據(jù)和SRAM模塊380中某一地址所存儲(chǔ)的數(shù)據(jù)可以同時(shí)輸入比較單元320 中，以對(duì)比兩者對(duì)應(yīng)地址所存儲(chǔ)的數(shù)據(jù)的差異。比較單元320與地址電路310之間通過數(shù)據(jù)線連接，根據(jù)比較結(jié)果，比較單元320可以發(fā)送命令給地址電路310。圖2實(shí)施例中，AL、 WL、RL的條數(shù)是根據(jù)具體存儲(chǔ)器的結(jié)構(gòu)設(shè)置的，其不受本發(fā)明限制。請(qǐng)參考圖2，在該實(shí)施例中，RRAM是基于金屬氧化物的電阻隨機(jī)存儲(chǔ)器，具有非揮發(fā)存儲(chǔ)特性，同時(shí)具有易于現(xiàn)有集成電路制造工藝兼容制造。在較佳的實(shí)例中，選擇RRAM 為基于CuxO (1 < χ彡2)的電阻隨機(jī)存儲(chǔ)器，CuxO電阻隨機(jī)存儲(chǔ)器易于與銅互連后端工藝集成制造(請(qǐng)參閱中國(guó)專利申請(qǐng)?zhí)枮镃N200610147669的中國(guó)專利)，具有成本低、制造工藝兼容性好的特點(diǎn)。而SRAM模塊380都是基于MOS管的結(jié)構(gòu)，在實(shí)例中選擇為基于6個(gè)MOS 管結(jié)構(gòu)的SRAM。SRAM模塊380、地址電路310、比較單元320在現(xiàn)有技術(shù)中均易于實(shí)現(xiàn)集成于同一芯片中制造，但是如果要再集成類似于Flash的非揮發(fā)存儲(chǔ)器，由于其獨(dú)特的浮柵結(jié)構(gòu)，是難于集成在同一塊芯片上制造的。選擇RRAM模塊370作為非揮發(fā)存儲(chǔ)器后，尤其
5是選用基于CuxO的RRAM模塊作為非揮發(fā)存儲(chǔ)器后，RRAM模塊370易于與SRAM模塊380、 地址電路310、比較單元320單芯片集成制造，因此，該發(fā)明易于實(shí)現(xiàn)單芯片結(jié)構(gòu)的可編程邏輯器。進(jìn)一步，請(qǐng)參閱圖2，說明該實(shí)施例可編程邏輯器在正常工作的過程中可以克服 SER問題的工作原理(1)地址電路310中產(chǎn)生地址信號(hào)傳送到AL，通過AL選中RRAM模塊370中相應(yīng)的列，并選中SRAM模塊380中相應(yīng)的列。(2) RRAM模塊370中被地址信號(hào)選中列的數(shù)據(jù)通過內(nèi)部的位線傳送到WL上。
(3) SRAM模塊380可以通過BL獲得SRAM的信息對(duì)FPGA正常工作邏輯進(jìn)行控制， 但是通過BLN獲得的SRAM信息過RL讀出，并通過RL輸入值比較單元320，從而可以實(shí)現(xiàn) SRAM模塊380中相應(yīng)選中的列所存儲(chǔ)的數(shù)據(jù)與RRAM模塊370中相應(yīng)選中的列所存儲(chǔ)的數(shù)據(jù)的相互比較。如果比較為相同，則SRAM中所選中的列沒有發(fā)生SER，比較單元320產(chǎn)生地址遞增的命令，傳輸至地址電路310，從而使地址電路310產(chǎn)生的地址，用于下次選擇中不同的列。同時(shí)320產(chǎn)生的控制信號(hào)控制RRAM的SA(靈敏放大器)，使得SA不工作，相當(dāng)于 RRAM和SRAM之間的札斷開，也就是說SRAM沒有出現(xiàn)SER錯(cuò)誤的列就不需要重新由RRAM 通過WL重新送入SRAM中，提高檢測(cè)的效率。如果比較為不完全相同，則SRAM中所選中的列發(fā)生了 SER，則比較單元320發(fā)送控制信號(hào)給地址電路310，通過以上步驟(2)，通過WL重新寫入數(shù)據(jù)，直到比較結(jié)果為完全相同位置。說明RRAM對(duì)出錯(cuò)的SRAM的列進(jìn)行了成功的糾錯(cuò)。通過重復(fù)以上步驟，可以實(shí)現(xiàn)在FPGA正常工作的時(shí)候?qū)λ辛械腟RAM模塊進(jìn)行 SER校正，從而克服SER錯(cuò)誤，從而能夠使SRAM模塊能夠正確邏輯配置邏輯陣列390。因此， 在實(shí)際應(yīng)用中，該可編程邏輯器芯片可以實(shí)現(xiàn)實(shí)時(shí)檢測(cè)SRAM中模塊380的SER問題，并且進(jìn)行修正，同時(shí)不影響FPGA的正常工作。需要進(jìn)一步說明的是，同時(shí)也能夠在FPGA工作的每時(shí)每刻用于克服SER。圖3所示為本發(fā)明圖2所示實(shí)施例可編程邏輯器的具體實(shí)例電路結(jié)構(gòu)圖。如圖3 所示實(shí)例，該可編程邏輯器為單芯片結(jié)構(gòu)，其同樣包括地址電路310、比較單元320、RRAM模塊370、SRAM模塊380和邏輯陣列(圖中未示出)，地址電路310、比較單元320共同構(gòu)成配置邏輯模塊330。RRAM模塊370中包括若干個(gè)電阻隨機(jī)存儲(chǔ)器單元371，在該實(shí)例中，電阻隨機(jī)存儲(chǔ)器單元371為1T1R(1選通管1存儲(chǔ)電阻串聯(lián))結(jié)構(gòu)，但是電阻隨機(jī)存儲(chǔ)器單元 371的具體結(jié)構(gòu)并不限于此，例如也可以為IDlR(其中D為用作選通管的二極管)、2T2R等結(jié)構(gòu)。SRAM模塊380中包括SRAM單元381，在該實(shí)例中為八管結(jié)構(gòu)的傳統(tǒng)SRAM，SRAM單元 381的具體結(jié)構(gòu)也并不限于此。在該實(shí)施例中，連接RRAM模塊370的SRAM模塊380的札上串聯(lián)了一個(gè)靈敏放大器(sense amplifier, SA) 372, SA 372用于將從該札對(duì)應(yīng)的行的 RRAM單元中讀出數(shù)據(jù)、比較后得出這個(gè)RRAM單元存儲(chǔ)的是“0”還是“1”，控制單元373是用于在FPGA正常工作的時(shí)候也就是DONE (配置結(jié)束)為1的時(shí)候，如果RRAM和SRAM列比較結(jié)果是一致的，說明SRAM的這列沒有出現(xiàn)SER錯(cuò)誤，SA是不工作的，RRAM和SRAM之間是斷開的，那么說明不需要將RRAM的列數(shù)據(jù)傳送到SRAM中進(jìn)行糾錯(cuò)。如果不一致的話那么 373控制的SA正常工作，RRAM的數(shù)據(jù)傳送到SRAM中進(jìn)行糾錯(cuò)。在SRAM配置的時(shí)候373是不工作的，也就是說SA不受控制373的控制(DONE為0)能夠正常工作，實(shí)現(xiàn)RRAM和SRAM
6的正常連接，從而以列為單位進(jìn)行數(shù)據(jù)的配置。比較單元320是由各種邏輯門組合而成，例如與非門、或非門，從而實(shí)現(xiàn)比較邏輯功能。地址電路310包括計(jì)數(shù)器311和解碼器322。 當(dāng)以上步驟(3)中比較單元320判斷為“相同”時(shí)，比較單元320產(chǎn)生的遞增信號(hào)輸入至計(jì)數(shù)器311，計(jì)數(shù)器311加一(例如，AOAl由00-01-10-11順序變化)，從而在解碼器312中解碼并輸出地址至AL，從而選擇的下一列(例如，對(duì)應(yīng)CO (00)、Cl (01)、C2 (10)、C3 (11)的地址順序)。 盡管對(duì)本發(fā)明的描述是以參考實(shí)例和較佳實(shí)施例的方式做出的，但是本領(lǐng)域的技術(shù)人員將認(rèn)知到，在不脫離本發(fā)明的范圍和精神的前提下，可以在形式或者細(xì)節(jié)上做出改變。
權(quán)利要求
1.一種可編程邏輯器，其特征在于包括地址電路模塊(310)、比較單元(320)、SRAM模塊(380)、邏輯陣列(390)以及用于克服SRAM模塊中軟錯(cuò)誤率的非揮發(fā)存儲(chǔ)器模塊，所述非揮發(fā)存儲(chǔ)器模塊為電阻隨機(jī)存儲(chǔ)器模塊(370)，所述電阻隨機(jī)存儲(chǔ)器模塊與地址電路模塊、 比較單元、SRAM模塊、邏輯陣列實(shí)現(xiàn)單芯片集成。
2.根據(jù)權(quán)利要求1所述的可編程邏輯器，其特征在于，所述電阻隨機(jī)存儲(chǔ)器為基于 CuxO的電阻隨機(jī)存儲(chǔ)器，其中1 < χ彡2。
3.根據(jù)權(quán)利要求1所述的可編程邏輯器，其特征在于，所述地址電路模塊通過地址線同時(shí)發(fā)送地址信號(hào)給SRAM模塊和電阻隨機(jī)存儲(chǔ)器模塊，分別選擇電阻隨機(jī)存儲(chǔ)器模塊和 SRAM模塊的相應(yīng)的列。
4.根據(jù)權(quán)利要求1所述的可編程邏輯器，其特征在于，所述電阻隨機(jī)存儲(chǔ)器模塊通過寫線與SRAM模塊連接，并通過寫線向SRAM模塊寫入電阻隨機(jī)存儲(chǔ)器模塊所存儲(chǔ)的數(shù)據(jù)。
5.根據(jù)權(quán)利要求1所述的可編程邏輯器，其特征在于，所述電阻隨機(jī)存儲(chǔ)器模塊通過所述寫線讀出相應(yīng)地址的數(shù)據(jù)并輸入比較單元，所述SRAM模塊通過讀線讀出相應(yīng)地址的數(shù)據(jù)并輸入比較單元。
6.根據(jù)權(quán)利要求5所述的可編程邏輯器，其特征在于，所述比較單元對(duì)應(yīng)比較電阻隨機(jī)存儲(chǔ)器模塊所輸出的數(shù)據(jù)和SRAM模塊所輸入的數(shù)據(jù)；如果比較結(jié)果為“相同”，則通過數(shù)據(jù)線發(fā)送地址遞增命令給地址電路模塊，進(jìn)行下一列的比較；如果比較結(jié)果為“不相同”， 則通過數(shù)據(jù)線發(fā)送控制信號(hào)給地址電路模塊，使電阻隨機(jī)存儲(chǔ)器模塊通過寫線重新向SRAM 模塊的相應(yīng)地址寫入相應(yīng)數(shù)據(jù)。
7.根據(jù)權(quán)利要求4所述的可編程邏輯器，其特征在于，電阻隨機(jī)存儲(chǔ)器模塊與SRAM模塊之間的每條寫線上串聯(lián)一個(gè)用于讀出電阻隨機(jī)存儲(chǔ)器模塊中的數(shù)據(jù)的靈敏放大器。
8.根據(jù)權(quán)利要求1所述的可編程邏輯器，其特征在于，所述電阻隨機(jī)存儲(chǔ)器模塊包括一個(gè)以上電阻隨機(jī)存儲(chǔ)器單元，每個(gè)電阻隨機(jī)存儲(chǔ)器單元包括一個(gè)存儲(chǔ)電阻和一個(gè)與該存儲(chǔ)電阻串聯(lián)的選通管。
9.根據(jù)權(quán)利要求1所述的可編程邏輯器，其特征在于，所述SRAM模塊包括一個(gè)以上八管結(jié)構(gòu)的SRAM單元。
10.根據(jù)權(quán)利要求1所述的可編程邏輯器，其特征在于，所述地址電路模塊包括計(jì)數(shù)器和解碼器。
全文摘要
本發(fā)明屬于可編程邏輯器技術(shù)領(lǐng)域，具體為一種可編程邏輯器。該可編程邏輯器包括地址電路模塊(310)、比較單元(320)、SRAM模塊(380)、邏輯陣列(390)以及用于克服SRAM模塊中軟錯(cuò)誤率的電阻隨機(jī)存儲(chǔ)器模塊(370)，所述電阻隨機(jī)存儲(chǔ)器模塊與地址電路模塊、比較單元、SRAM模塊、邏輯陣列實(shí)現(xiàn)單芯片集成。該可編程邏輯器不但能克服SRAM中的SER問題，還具有單芯片、體積小、抗輻射、功耗低、成本低的特點(diǎn)。
文檔編號(hào)G11C11/00GK102169711SQ20101011378
公開日2011年8月31日 申請(qǐng)日期2010年2月25日 優(yōu)先權(quán)日2010年2月25日
發(fā)明者林殷茵, 薛曉勇, 陳鳳嬌 申請(qǐng)人:復(fù)旦大學(xué)