可編程邏輯芯片輸入輸出電路片內(nèi)終端電阻的整合電路的制作方法
【專利摘要】本發(fā)明提供一種可編程邏輯芯片輸入輸出電路片內(nèi)終端電阻的整合電路。整合電路與芯片外電路相連，芯片外電路包括第一管腳和第二管腳；整合電路包括：信號(hào)選擇電路、第一電阻、第二電阻、第一單端輸入放大器、第二單端輸入放大器、差分輸入放大器；信號(hào)選擇電路的輸入端接收一選擇信號(hào)，信號(hào)選擇電路的輸出端與第一電阻的一端、第二電阻的一端均相連；第一單端輸入放大器的輸入端分別與第一管腳、第一電阻的另一端相連；第二單端輸入放大器的輸入端分別與第二管腳、第二電阻的另一端相連；差分輸入放大器的正輸入端與第一電阻的另一端相連；差分輸入放大器的負(fù)輸入端與第二電阻的另一端相連。本方案能夠減少片上電阻、降低成本、提高芯片性能。
【專利說明】可編程邏輯芯片輸入輸出電路片內(nèi)終端電阻的整合電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)字電路【技術(shù)領(lǐng)域】，尤其是涉及FPGA【技術(shù)領(lǐng)域】，具體是一種可編程邏輯芯片輸入輸出電路片內(nèi)終端電阻的整合電路。
【背景技術(shù)】
[0002]隨著數(shù)字電路時(shí)鐘速度的提高，信號(hào)完整性(SI)已成為越來越關(guān)心的問題。當(dāng)電路中信號(hào)能以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)負(fù)載IC時(shí)，該電路就有很好的信號(hào)完整性。當(dāng)信號(hào)不能正常響應(yīng)時(shí)，就出現(xiàn)了信號(hào)完整性問題。譬如，誤觸發(fā)、阻尼振蕩、過沖、欠沖等信號(hào)完整性問題會(huì)造成時(shí)鐘間歇振蕩和數(shù)據(jù)出錯(cuò)。在實(shí)際的PCB板上的導(dǎo)線具有電阻、電容和電感等電氣特性，驅(qū)動(dòng)器的輸出阻抗通常小于PCB互聯(lián)信號(hào)線的特征阻抗，而PCB互聯(lián)信號(hào)線的特征阻抗一般來說也小于接收器的輸入阻抗。這種阻抗的不連續(xù)性就會(huì)導(dǎo)致設(shè)計(jì)系統(tǒng)中信號(hào)反射的出現(xiàn)。在高速數(shù)字電路設(shè)計(jì)中，PCB板線路上的電容和電感會(huì)使導(dǎo)線等效于一條傳輸線。傳輸線上的阻抗會(huì)使信號(hào)達(dá)不到規(guī)定的電壓幅度，線路阻抗與外接負(fù)載不匹配會(huì)產(chǎn)生信號(hào)反射現(xiàn)象，這些都會(huì)引起信號(hào)完整性問題。
[0003]一般來說減少信號(hào)完整性問題的常用方法是在傳輸線上增加端接元件。端接元件是一些無源元件，如電阻和電容。終端匹配技術(shù)就是利用這些元件在傳輸線和負(fù)載間實(shí)現(xiàn)阻抗匹配從而防止信號(hào)完整性(SI)問題。電阻可以用來匹配傳輸線阻抗與接收器的阻抗，而電容則可以用來限制電壓的變化從而削弱阻尼信號(hào)的能量。最常見的無源終端匹配技術(shù)包括并行連接的終端匹配技術(shù)、戴維南終端匹配技術(shù)、串行連接的終端匹配技術(shù)以及AC終端匹配技術(shù)等。因此，很多IO標(biāo)準(zhǔn)，尤其是新的傳輸標(biāo)準(zhǔn)都規(guī)定了終端匹配電阻的方法。
[0004]FPGA的I/O的一個(gè)重要特點(diǎn)就是能通過選擇配置方式來支持不同信號(hào)標(biāo)準(zhǔn)。為了減少電阻在PCB上所占的面積，進(jìn)一步提高信號(hào)完整性，F(xiàn)PGA芯片集成了這些電阻，稱為片內(nèi)終端電阻。
[0005]參考文獻(xiàn)(High-SpeedBoard Layout Guidelines, Altera Corp., Pub.SII52012-1.4)列出了幾種常見的用在輸入端的終端電阻使用的標(biāo)準(zhǔn)方式。如圖1所示為一種簡(jiǎn)單的單端輸入并行終端電阻的電路圖，圖2所示為戴維南(Thevenin)并行終端電阻的電路圖，圖3所示為主動(dòng)(Active)并行終端電阻的電路圖，圖4所示為串聯(lián)RC并行終端電阻的電路圖，圖5所示為差分輸入終端電阻(LVDS/LVPECL)的電路圖，圖6所示為差分輸入終端電阻(PCML)的電路圖。
[0006]為了減少電阻在PCB上所占的面積，進(jìn)一步提高信號(hào)完整性，方便用戶的PCB設(shè)計(jì)，很多芯片開始集成這些電阻，成為片內(nèi)終端電阻。由于FPGA芯片的可編程輸入輸出可支持多個(gè)標(biāo)準(zhǔn)，這使得集成這些電阻變的比一般芯片要復(fù)雜的多。圖7所示為專利號(hào)號(hào)為US6，924，659的美國所提供的一種終端電阻方案。然而，為了同時(shí)滿足差分輸入終端電阻和單端輸入終端電阻，圖7所示的整個(gè)電阻網(wǎng)絡(luò)變的非常復(fù)雜。
[0007]綜上可知，現(xiàn)有技術(shù)所提供的內(nèi)終端電阻占用過多的芯片面積，從而增加了芯片成本。同時(shí)，過多的電阻會(huì)使管腳的電容增加，從而使信號(hào)速度減低。[0008]因此，如何能夠提出一種既能夠減少片上電阻的數(shù)目以降低芯片成本，又能夠降低管腳電容提高芯片性能的終端電阻的整合電路，成為了業(yè)內(nèi)亟需解決的問題。

【發(fā)明內(nèi)容】

[0009]鑒于現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種可編程邏輯芯片輸入輸出電路片內(nèi)終端電阻的整合電路。
[0010]所述的整合電路與芯片外電路相連，其中所述芯片外電路包括第一管腳和第二管腳；
[0011]所述的整合電路包括:信號(hào)選擇電路、第一電阻、第二電阻、第一單端輸入放大器、第二單端輸入放大器、差分輸入放大器；
[0012]其中，所述信號(hào)選擇電路的輸入端接收一選擇信號(hào)，所述信號(hào)選擇電路的輸出端與所述第一電阻的一端、所述第二電阻的一端均相連；
[0013]所述第一單端輸入放大器的輸入端分別與所述第一管腳、所述第一電阻的另一端相連；
[0014]所述第二單端輸入放大器的輸入端分別與所述第二管腳、所述第二電阻的另一端相連；
[0015]所述差分輸入放大器的正輸入端與所述第一電阻的另一端相連；
[0016]所述差分輸入放大器的負(fù)輸入端與所述第二電阻的另一端相連。
[0017]優(yōu)選的是，所述信號(hào)選擇電路為多選一開關(guān)電路。
[0018]優(yōu)選的是，所述信號(hào)選擇電路為包含四個(gè)選擇端口的四選一開關(guān)電路；
[0019]所述四個(gè)選擇端口分別為:
[0020]第一端口，連接于總線終端電壓VTT ；
[0021]第二端口，連接于一高阻；
[0022]第三端口，接地；
[0023]第四端口，連接于一電容；
[0024]所述信號(hào)選擇電路根據(jù)所接收的所述選擇信號(hào)，接通所述四個(gè)選擇端口中的一個(gè)。
[0025]本發(fā)明的有益效果在于:本發(fā)明技術(shù)方案將方便FPGA用戶的PCB設(shè)計(jì)。減少了電阻在PCB上所占的面積，進(jìn)一步提高信號(hào)完整性。而對(duì)芯片設(shè)計(jì)師而言，本發(fā)明技術(shù)減少了片上電阻的數(shù)目，從而降低芯片成本；同時(shí)，也可降低管腳電容，提高芯片性能。
【專利附圖】

【附圖說明】
[0026]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0027]圖1為現(xiàn)有的一種簡(jiǎn)單的單端輸入并行終端電阻的電路圖；
[0028]圖2為現(xiàn)有的戴維南(Thevenin)并行終端電阻的電路圖；
[0029]圖3為現(xiàn)有的主動(dòng)(Active)并行終端電阻的電路圖；[0030]圖4為現(xiàn)有的串聯(lián)RC并行終端電阻的電路圖；
[0031]圖5為現(xiàn)有的差分輸入終端電阻(LVDS/LVPECL)的電路圖；
[0032]圖6為現(xiàn)有的差分輸入終端電阻(PCML)的電路圖；
[0033]圖7為現(xiàn)有的一種終端電阻的電路圖；
[0034]圖8為一種內(nèi)終端電阻的整合電路；
[0035]圖9為本發(fā)明實(shí)施例提供的可編程邏輯芯片輸入輸出電路片內(nèi)終端電阻的整合電路。
【具體實(shí)施方式】
[0036]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0037]考慮到現(xiàn)有技術(shù)的不足，圖8提供了一種內(nèi)終端電阻的整合電路。圖8顯示了部分從圖1到圖6的終端電阻集成到兩個(gè)輸入輸出的情況(圖8中的D1、D2、D3、D4、D5、D6分別表示圖1、圖2、圖3、圖4、圖5、圖6所示的電路圖)。我們要達(dá)到的目的是每個(gè)管腳可以支持各種單端終端電阻的標(biāo)準(zhǔn)；而當(dāng)兩個(gè)管腳一起用作差分輸入時(shí)，可以支持各種差分終端電阻標(biāo)準(zhǔn)。圖8說明了，如果要實(shí)現(xiàn)此目標(biāo)，不但需要很多電阻，還需要電阻聯(lián)到管腳線的開關(guān)。因?yàn)楸绢I(lǐng)域技術(shù)人員皆知，簡(jiǎn)單的把所有電阻聯(lián)上去，由于串并聯(lián)效應(yīng)，電阻值會(huì)發(fā)生變化，不能達(dá)到匹配的效果。這樣一來，整個(gè)電路會(huì)變的非常復(fù)雜，龐大。
[0038]基于上述考慮，本發(fā)明實(shí)施例旨在提出一種既能夠減少片上電阻的數(shù)目以降低芯片成本，又能夠降低管腳電容提高芯片性能的終端電阻的整合電路。
[0039]如圖9所示，芯片內(nèi)的整合電路與芯片外電路相連，其中所述芯片外電路包括第一管腳A和第二管腳B ；
[0040]整合電路包括:信號(hào)選擇電路W、第一電阻R1、第二電阻R2、第一單端輸入放大器Ql、第二單端輸入放大器LI和差分輸入放大器T ；
[0041]在具體實(shí)現(xiàn)上，電阻R1、電阻R2的阻值并不限定，本領(lǐng)域技術(shù)人員可以根據(jù)實(shí)際
需要進(jìn)行設(shè)置。
[0042]其中，所述信號(hào)選擇電路W的輸入端SI接收一選擇信號(hào)，所述信號(hào)選擇電路的輸出端S2與所述第一電阻的一端M、所述第二電阻的一端M均相連；
[0043]第一單端輸入放大器Q的輸入端Ql分別與芯片外電路的第一管腳A、第一電阻Rl的另一端N相連；
[0044]第二單端輸入放大器L的輸入端LI分別與芯片外的第二管腳B、第二電阻R2的另一端P相連；
[0045]差分輸入放大器T的正輸入端Tl與第一電阻Rl的另一端N相連,差分輸入放大器T的負(fù)輸入端T2與第二電阻R2的另一端P相連。
[0046]如圖9所示，所述信號(hào)選擇電路W為多選一開關(guān)電路，具體地，所述信號(hào)選擇電路為包含四個(gè)選擇端口的四選一開關(guān)電路。四個(gè)選擇端口分別為:第一端口“0”，連接于總線終端電壓VTT ;第二端口 “1”，連接于一高阻；第三端口 “2”，接地；第四端口 “3”，連接于一電容C ;信號(hào)選擇電路W根據(jù)所接收的所述選擇信號(hào)，接通所述四個(gè)選擇端口中的一個(gè)。如此，可以實(shí)現(xiàn)用本發(fā)明所提供的電路來替代現(xiàn)有技術(shù)所提供的多種電路圖。
[0047]具體地，當(dāng)信號(hào)選擇電路W的“O”端口接通時(shí)，在單端輸入的情況下(從芯片外的管腳A或者管腳B輸入信號(hào))，則可以實(shí)現(xiàn)如圖3所示的主動(dòng)并行終端電阻；
[0048]當(dāng)信號(hào)選擇電路W的“O”端口接通時(shí)，在差分輸入的情況下(從芯片外的管腳A和管腳B同時(shí)輸入差分信號(hào))，則可以實(shí)現(xiàn)如圖6所示的差分輸入終端電阻(PCML)；
[0049]當(dāng)信號(hào)選擇電路W的“ I ”端口接通時(shí)，在單端輸入的情況下(從芯片外的管腳A或者管腳B輸入信號(hào))，則可以實(shí)現(xiàn)無終端電阻；
[0050]當(dāng)信號(hào)選擇電路W的“ I ”端口接通時(shí)，在差分輸入的情況下(從芯片外的管腳A和管腳B同時(shí)輸入差分信號(hào))，則可以實(shí)現(xiàn)如圖5所示的差分輸入終端電阻(LVDS/LVPECL)；
[0051]當(dāng)信號(hào)選擇電路W的“2”端口接通時(shí)，在單端輸入的情況下(從芯片外的管腳A或者管腳B輸入信號(hào))，則可以實(shí)現(xiàn)如圖1所示的簡(jiǎn)單的單端并行終端電阻；
[0052]當(dāng)信號(hào)選擇電路W的“2”端口接通時(shí)，在差分輸入的情況下(從芯片外的管腳A和管腳B同時(shí)輸入差分信號(hào))，則可以實(shí)現(xiàn)差分輸入終端電阻；
[0053]當(dāng)信號(hào)選擇電路W的“3”端口接通時(shí)，在單端輸入的情況下(從芯片外的管腳A或者管腳B輸入信號(hào))，則可以實(shí)現(xiàn)如圖4所示的串聯(lián)RC并行終端電阻；
[0054]當(dāng)信號(hào)選擇電路W的“3”端口接通時(shí)，在差分輸入的情況下(從芯片外的管腳A和管腳B同時(shí)輸入差分信號(hào))，則可以實(shí)現(xiàn)差分輸入終端電阻(LVDS/LVPECL變種)。
[0055]需要說明的是，本領(lǐng)域技術(shù)人員在了解了本領(lǐng)域的技術(shù)內(nèi)容及圖9所示的電路圖之后，可知曉本發(fā)明提供的技術(shù)方案能夠解決現(xiàn)有技術(shù)的問題，且可用本發(fā)明所提供的電路來替代現(xiàn)有的圖1至圖6所示的各種終端電阻的電路。
[0056]本發(fā)明的有益效果在于:本發(fā)明技術(shù)方案將方便FPGA用戶的PCB設(shè)計(jì)。減少了電阻在PCB上所占的面積，進(jìn)一步提高信號(hào)完整性。而對(duì)芯片設(shè)計(jì)師而言，本發(fā)明技術(shù)減少了片上電阻的數(shù)目，從而降低芯片成本；同時(shí)，也可降低管腳電容，提高芯片性能。
[0057]本發(fā)明中應(yīng)用了具體實(shí)施例對(duì)本發(fā)明的原理及實(shí)施方式進(jìn)行了闡述，以上實(shí)施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想；同時(shí)，對(duì)于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在【具體實(shí)施方式】及應(yīng)用范圍上均會(huì)有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對(duì)本發(fā)明的限制。
【權(quán)利要求】
1.一種可編程邏輯芯片輸入輸出電路片內(nèi)終端電阻的整合電路，其特征在于，所述的整合電路與芯片外電路相連，其中所述芯片外電路包括第一管腳和第二管腳； 所述的整合電路包括:信號(hào)選擇電路、第一電阻、第二電阻、第一單端輸入放大器、第二單端輸入放大器、差分輸入放大器； 其中，所述信號(hào)選擇電路的輸入端接收一選擇信號(hào)，所述信號(hào)選擇電路的輸出端與所述第一電阻的一端、所述第二電阻的一端均相連； 所述第一單端輸入放大器的輸入端分別與所述第一管腳、所述第一電阻的另一端相連； 所述第二單端輸入放大器的輸入端分別與所述第二管腳、所述第二電阻的另一端相連； 所述差分輸入放大器的正輸入端與所述第一電阻的另一端相連； 所述差分輸入放大器的負(fù)輸入端與所述第二電阻的另一端相連。
2.如權(quán)利要求1所述的可編程邏輯芯片輸入輸出電路片內(nèi)終端電阻的整合電路，其特征在于，所述信號(hào)選擇電路為多選一開關(guān)電路。
3.如權(quán)利要求2所述的可編程邏輯芯片輸入輸出電路片內(nèi)終端電阻的整合電路，其特征在于，所述信號(hào)選擇電路為包含四個(gè)選擇端口的四選一開關(guān)電路； 所述四個(gè)選擇端口分別為: 第一端口，連接于總線終端電壓VTT ； 第二端口，連接于一高阻； 第三端口，接地； 第四端口，連接于一電容； 所述信號(hào)選擇電路根據(jù)所接收的所述選擇信號(hào)，接通所述四個(gè)選擇端口中的一個(gè)。
【文檔編號(hào)】G05B19/042GK103853078SQ201210510302
【公開日】2014年6月11日 申請(qǐng)日期:2012年12月3日 優(yōu)先權(quán)日:2012年12月3日
【發(fā)明者】朱璟輝, 張寶君 申請(qǐng)人:藝倫半導(dǎo)體技術(shù)股份有限公司