專利名稱：可編程參數(shù)雙態(tài)測(cè)試數(shù)字cmos的裝置和方法
技術(shù)領(lǐng)域：
一般地說(shuō)，本發(fā)明涉及數(shù)字CMOS器件領(lǐng)域，確切地說(shuō)，涉及校驗(yàn)集成電路I/O驅(qū)動(dòng)器的電參數(shù)的方法和裝置。
背景技術(shù)：
雖然在安裝到印制電路板之前，可能對(duì)集成電路(IC)已進(jìn)行了全面測(cè)試，但通常在安裝時(shí)還需對(duì)電路板測(cè)試，以檢驗(yàn)集成電路(IC)不受損壞。例如，由于靜電放電可能損壞耦接到輸入/輸出焊盤(pán)的驅(qū)動(dòng)器(緩沖器)，為確保I/O焊盤(pán)上沒(méi)有短路或開(kāi)路，同樣需要測(cè)試電路板。
一般而言，單根電源總線向所有的I/O驅(qū)動(dòng)器供電。因此，測(cè)試各驅(qū)動(dòng)器之間的電源分配是重要的，以保證它們按要求分配。在進(jìn)行上述測(cè)定中，參數(shù)測(cè)試是一項(xiàng)必不可少的測(cè)試項(xiàng)目。在參數(shù)測(cè)試中，測(cè)試安裝在邏輯器件周邊的外圍器件(例如輸入和輸出緩沖器)的電特性(例如輸入和輸出電流特性)。
測(cè)試這些故障的已知方法通常包括對(duì)測(cè)試用狀態(tài)提供一組復(fù)雜的、費(fèi)時(shí)的、以獲得焊盤(pán)邏輯的圖案，例如已知有通過(guò)集成電路器件為測(cè)試目的提供串行掃描通路。經(jīng)由串行掃描通路傳送經(jīng)仔細(xì)設(shè)計(jì)的數(shù)字序列來(lái)測(cè)試邏輯功能。另外一些方法要求額外增加把器件接入測(cè)試方法的外部引腳。這種方法浪費(fèi)引腳，這是因?yàn)檫@些測(cè)試通常僅僅在器件制造過(guò)程中發(fā)生或者偶爾進(jìn)行這些測(cè)試。
針對(duì)這一問(wèn)題，已研究出邊界掃描技術(shù)，一種能夠邊界掃描的器件有如下構(gòu)造IC芯片的外圍單元區(qū)含有用于測(cè)試的存儲(chǔ)電路，每個(gè)存儲(chǔ)電路連接與外部端口連接的信號(hào)線，存儲(chǔ)電路彼此連接，組成一個(gè)移位寄存器，該移位寄存器充當(dāng)測(cè)試機(jī)構(gòu)，用這種IC芯片安裝在電路板上，通過(guò)利用該測(cè)試機(jī)構(gòu)來(lái)完成功能測(cè)試。每個(gè)IC芯片均有一個(gè)數(shù)據(jù)輸入端，一個(gè)數(shù)據(jù)輸出端，一個(gè)測(cè)試控制端，連接IC芯片的各端以便完成所需的測(cè)試，測(cè)試所用數(shù)據(jù)被串行輸入IC芯片的數(shù)據(jù)輸入端，由控制信號(hào)控制串行移位操作并且經(jīng)數(shù)據(jù)輸出端串行輸出。用這種方法，數(shù)據(jù)可寫(xiě)入存儲(chǔ)電路并可從存儲(chǔ)電路讀出，換句話說(shuō)，測(cè)試數(shù)據(jù)的串行移位操作允許每個(gè)IC芯片單獨(dú)測(cè)試。然而，裝有邊界掃描電路的器件增加了器件的單元成本，更重要地，這種電路消耗大量的硅材。
因此，需要一種無(wú)需復(fù)雜的測(cè)試圖案在電路板上測(cè)試IC焊盤(pán)上的I/O驅(qū)動(dòng)器的測(cè)試方法。需要在測(cè)試機(jī)上幾個(gè)測(cè)試向量?jī)?nèi)提供參數(shù)測(cè)試，用最少的IC硅材的需要量來(lái)提供這種測(cè)試是所合乎需要的，亦需要提供一種I/O焊盤(pán)測(cè)試方案而不必規(guī)定芯片上的額外的專用引腳。
發(fā)明概述具有參數(shù)測(cè)試能力的IC器件含有核心邏輯電路、輸入和輸出驅(qū)動(dòng)器，與核心邏輯電路每個(gè)輸入端有關(guān)聯(lián)的耦連電路以及與核心邏輯電路每個(gè)輸出端有關(guān)聯(lián)的選擇器電路，每個(gè)耦連電路和選擇器電路均有第一和第二輸入端和一個(gè)輸出端，核心邏輯電路的各輸入端耦連到與該輸入端有關(guān)聯(lián)的耦連電路的第一輸入端，核心邏輯電路的各輸出端耦連到與該輸出端關(guān)聯(lián)的選擇器電路的第一輸入端，連接耦連和選擇器電路組成一個(gè)測(cè)試鏈路，即每個(gè)耦連電路的輸出饋入另一個(gè)耦連電路的第二輸入端或者選擇器電路的第二輸入端，并且每個(gè)選擇器電路的第二輸入端耦連到另一個(gè)選擇器電路的第二輸入端或者耦連電路的第二輸入端。


圖1表示本發(fā)明電路的一較佳實(shí)施例。
圖2是置于測(cè)試模式的數(shù)據(jù)寄存器。
圖3表示另一種置于測(cè)試模式的方案。
圖4表示另一種測(cè)試鏈路中耦接雙向部分的方案。
圖5和圖6說(shuō)明本發(fā)明的電路與I/O焊盤(pán)的排列無(wú)關(guān)。
實(shí)現(xiàn)本發(fā)明的最好方式參考圖1示意性所示的本發(fā)明較佳實(shí)施例電路，數(shù)字集成電路(IC)器件含有一個(gè)核心邏輯電路100，該電路有多根I/O線。包括“純”輸入線172和174(只是輸入線)，“純”輸出線182和184(只是輸出線)和雙向部分，每個(gè)雙向部分均由一組線組成，例如一根輸入線192、一根輸出線194和一根輸出啟動(dòng)線193。圖1示出了第二組雙向線196-198。當(dāng)然，應(yīng)說(shuō)明的是，圖1只是說(shuō)明一個(gè)象征性IC器件的例子，實(shí)際器件的I/O線要比圖1示出的I/O線多得多，同樣未表示出。但認(rèn)為存在的有諸如電源線和接地線等實(shí)用性線。
只是輸入線172和174分別耦接到輸入驅(qū)動(dòng)器(緩沖器)132和134，輸入驅(qū)動(dòng)器(緩沖器)132和134依次耦接到輸入焊區(qū)112和114。只是輸出線182和184分別耦接到多路復(fù)用器162和164的“0”輸入端，162和164的輸出分別耦接到輸出驅(qū)動(dòng)器(緩沖器)136和138，136和138的輸出分別耦接到輸出焊盤(pán)120和122。
對(duì)于雙向線組192-194，輸入線192耦接到輸入驅(qū)動(dòng)器142，其輸入耦接到焊盤(pán)116，輸出線194耦接到多路復(fù)用器(選擇器)152的“0”輸入端，152的輸出耦接到輸出驅(qū)動(dòng)器144，該驅(qū)動(dòng)器輸出也耦接到焊盤(pán)116，輸出啟動(dòng)線193耦接到選擇器154的“0”輸入端，154的輸出耦接到輸出緩沖器144的輸出啟動(dòng)線。
對(duì)于雙向線組196-198，輸入線196耦接到輸入驅(qū)動(dòng)器146，146的輸入耦接到焊盤(pán)118，輸出線198耦接到多路復(fù)用器156的“0”輸入端，156的輸出耦接到輸出驅(qū)動(dòng)器148，該驅(qū)動(dòng)器148的輸出也耦接到焊盤(pán)118，輸出啟動(dòng)線197耦接到多路復(fù)用器158的“0”輸入端，158的輸出耦接到輸出緩沖器148的輸出啟動(dòng)線。
多個(gè)“與非”門(mén)102-108與只是輸入線172和174關(guān)聯(lián)并和雙向線組192-194和196-198的輸入線192-196關(guān)聯(lián)?！芭c非”門(mén)102的第一輸入端耦接到輸入線172，同樣，“與非”門(mén)104的第一輸入端耦接到輸入線174，“與非”門(mén)106和108的第一輸入端分別耦接到雙向線部分的輸入線192和196。
每一個(gè)“與非”門(mén)的輸出耦接到鄰近“與非”門(mén)的輸入。于是，“與非”門(mén)102的輸出耦接到“與非”門(mén)104的第二輸入端；“與非”門(mén)104的輸出耦接到“與非”門(mén)106的第二輸入端；“與非”門(mén)106的輸出耦接到“與非”門(mén)108的第二輸入端；“與非”門(mén)108耦接到多路復(fù)用器162和164的第二輸入端?；剡^(guò)來(lái)看“與非”門(mén)104，可見(jiàn)它的輸出同樣耦接到多路復(fù)用器152的第二輸入端，而“與非”門(mén)106的輸出亦耦接到多路復(fù)用器156的第二輸入端。
完善圖1的討論，每個(gè)多路復(fù)用器152-164均由測(cè)試控制線T1控制。另外，多路復(fù)用器154和158的“1”輸入端接到第二測(cè)試控制線T2。
測(cè)試控制信號(hào)T1和T2的出處參見(jiàn)圖2進(jìn)行討論，在核心邏輯電路100中裝有一個(gè)n-位寄存器200，通過(guò)在地址線206上設(shè)定寄存器的地址用常規(guī)方法存取。寄存器200的0位和1位分別連接到控制線T2和T1，通過(guò)在數(shù)據(jù)線208上設(shè)定適當(dāng)?shù)臄?shù)據(jù)并寫(xiě)入寄存器200用常規(guī)法按需要簡(jiǎn)單地置位和復(fù)位，上述動(dòng)作是通過(guò)認(rèn)定芯片選擇(CS)引腳202和寫(xiě)(WR)引腳204完成的。復(fù)位芯片將清除寄存器使器件進(jìn)入正常工作模式。
參見(jiàn)圖3，示出了設(shè)置控制線T1和T2的另一方法，由圖可見(jiàn)，二個(gè)輸入焊盤(pán)302和304分別接到鎖存器312和314，鎖存器312和314的輸出是控制線T1和T2。第三輸入焊盤(pán)306接到鎖存器的時(shí)鐘輸入端。如圖所示，通過(guò)復(fù)位引腳332和334可分別復(fù)位鎖存器312和314。如果在芯片上將焊盤(pán)302、304和306制成下拉式焊盤(pán)，就不必將焊盤(pán)焊到芯片封裝上，通過(guò)在焊盤(pán)302和304上設(shè)置所需的邏輯電平來(lái)設(shè)置控制信號(hào)T1和T2，并認(rèn)定焊盤(pán)306將數(shù)據(jù)鎖存到信號(hào)線T1和T2。圖3所示的另一種實(shí)施例表明可用其他方法產(chǎn)生信號(hào)T1和T2，其中直接用為特定半導(dǎo)體器件所規(guī)定的I/O焊盤(pán)設(shè)置控制線T1和T2?；谙率鍪聦?shí)優(yōu)選圖2的實(shí)施例對(duì)下述情況最佳，即寄存器存取機(jī)構(gòu)通常是核心邏輯電路功能的一部分，因此對(duì)提供一種產(chǎn)生控制信號(hào)T1和T2的方法，該結(jié)構(gòu)是適合的。
參見(jiàn)圖4，示出了按本發(fā)明構(gòu)造雙向線組的另一實(shí)施例。圖4表示圖1有關(guān)雙向線組192-194的部分，用同樣參考號(hào)來(lái)標(biāo)識(shí)共同的電路元件。圖4額外增加一個(gè)多路復(fù)用器(選擇器)402，該選擇器的“0”輸入耦接到“與非”門(mén)106的輸出，而選擇器的“1”輸入接收前面的“與非”門(mén)的輸出(未示出)。多路復(fù)用器的選擇器輸入端接到T2信號(hào)線。雖然圖4所示的實(shí)施例會(huì)按本發(fā)明工作，但圖1實(shí)施例中所示的電路最佳，因?yàn)樗馁M(fèi)較少的硅材。圖4實(shí)施例要額外增加一個(gè)多路復(fù)用器，反之圖1電路無(wú)需增加一個(gè)多路復(fù)用器。
討論將轉(zhuǎn)到按本發(fā)明的圖1電路的工作。首先，當(dāng)T1和T2控制線沒(méi)有信號(hào)時(shí)，器件出現(xiàn)正常工作。在該較佳實(shí)施例中，通過(guò)向寄存器200寫(xiě)入適當(dāng)?shù)奈恢导纯蓪?shí)現(xiàn)器件正常工作。在正常工作模式，雙向線部分的輸出線194和198經(jīng)由多路復(fù)用器152和156分別耦接輸出驅(qū)動(dòng)器144和148。同樣，經(jīng)由多路復(fù)用器162和164將輸出驅(qū)動(dòng)器136和138耦接到只是輸出線182和184。
當(dāng)需要雙態(tài)測(cè)試焊盤(pán)時(shí)，相應(yīng)地設(shè)置T1和T2控制線，有二種測(cè)試模式在測(cè)試模式1中，對(duì)雙向焊盤(pán)116和118編程，使其起到輸入焊盤(pán)的作用，通過(guò)接入信號(hào)T1和T2來(lái)達(dá)到上述目的。接入信號(hào)T1不影響輸入驅(qū)動(dòng)器132和134。但是輸出驅(qū)動(dòng)器136和138從核心邏輯電路100的輸出線182和184斷開(kāi)，分別耦接到多路復(fù)用器162和164的“1”輸入端。雙向線部分的輸出驅(qū)動(dòng)器144和146從輸出線194和198斷開(kāi)，分別耦接到多路復(fù)用器152和156的“1”輸入端。同樣，驅(qū)動(dòng)器144和148的輸出啟動(dòng)端經(jīng)由多路復(fù)用器154和158耦接到T2信號(hào)線。但是，在測(cè)試模式1因?yàn)槲唇尤隩2信號(hào)，驅(qū)動(dòng)器144和148輸出是三態(tài)的。因此，在測(cè)試模式1使雙向部分成為輸入端。
在測(cè)試模式2中，對(duì)雙向焊盤(pán)116和118編程，使其起到輸出焊盤(pán)作用。通過(guò)接入信號(hào)T1和不接入信號(hào)T2來(lái)實(shí)現(xiàn)上述目的，接入信號(hào)T1的作用如前所述，不接入信號(hào)T2對(duì)雙向焊盤(pán)的驅(qū)動(dòng)器144和148的啟動(dòng)輸出端經(jīng)由各自的多路復(fù)用器154和158產(chǎn)生附加影響。于是，不管多路復(fù)用器152和156的“1”輸入端處于什么狀態(tài)，此時(shí)“與非”門(mén)104和106的輸出經(jīng)由驅(qū)動(dòng)器144和148分別被驅(qū)動(dòng)到焊盤(pán)116和118。因此，在測(cè)試模式2該雙向部分成為輸出端。
通過(guò)選擇所需要的上述測(cè)試模式(模式1和模式2)開(kāi)始實(shí)施按本發(fā)明的焊盤(pán)的參數(shù)雙態(tài)測(cè)試。接著，將單個(gè)低電平脈沖加到如圖1所示的在測(cè)試鏈路頂上的輸入焊盤(pán)上。于是，當(dāng)?shù)谝粋€(gè)輸入焊盤(pán)接入L0時(shí)，其他所有輸入焊盤(pán)(若用測(cè)試模式1，包括雙向部分)接入HI。脈沖將向測(cè)試鏈路下面?zhèn)魉?，沿傳送路徑由各“與非”門(mén)延遲并最終達(dá)到輸出焊盤(pán)。對(duì)每個(gè)輸入焊盤(pán)均重復(fù)上述過(guò)程，其中向下一個(gè)輸入焊盤(pán)施加低電平脈沖，結(jié)果將測(cè)試每個(gè)輸入驅(qū)動(dòng)器的開(kāi)關(guān)電平(Vil和Vih)并將切換輸出驅(qū)動(dòng)器的開(kāi)關(guān)電平(Vol和Voh)。
如上所述，測(cè)試鏈路必須由純輸入(只是輸入)焊盤(pán)開(kāi)始，當(dāng)然，在測(cè)試鏈路的起始端有一個(gè)純輸出(只是輸出)焊盤(pán)會(huì)妨礙該焊盤(pán)的參數(shù)測(cè)試。同樣，在測(cè)試鏈路的起始端有一個(gè)雙向部分會(huì)妨礙輸出模式(測(cè)試模式2)時(shí)對(duì)該雙向焊盤(pán)的測(cè)試，雖然在輸入模式狀態(tài)(測(cè)試模式1)可對(duì)這樣的焊盤(pán)測(cè)試，類似的約束發(fā)生在鏈路的終端，換句話說(shuō)，鏈路必須用一個(gè)純輸出焊盤(pán)結(jié)束。用一純輸入焊盤(pán)結(jié)束該鏈路，則該焊盤(pán)不能被測(cè)試，同樣，用一個(gè)雙向焊盤(pán)結(jié)束鏈路，在測(cè)試模式1狀態(tài)下不能對(duì)該焊盤(pán)測(cè)試，盡管在測(cè)試模式2時(shí)可對(duì)該焊盤(pán)測(cè)試。最后，需說(shuō)明的是本發(fā)明的電路在鏈路開(kāi)始和結(jié)束之間允許焊盤(pán)的任何次序排列，這一點(diǎn)在圖5和圖6的實(shí)施例中進(jìn)行說(shuō)明。
圖5和圖6表明可用純輸入焊盤(pán)和純輸出焊盤(pán)散置雙向焊盤(pán)，也表明，純輸出焊盤(pán)不必聚集在鏈路的終端，相反的，純輸入焊盤(pán)不必聚集在鏈路的始端，這種次序安排的自由性允許被制作的邏輯電路的設(shè)計(jì)不受人為限制，通常由參數(shù)測(cè)試要求強(qiáng)制施加這種人為限制?？梢杂萌魏未涡虬才臝/O焊盤(pán)，這樣便于包含核心邏輯電路的各功能塊的設(shè)計(jì)。只要求鏈路以純輸入焊盤(pán)開(kāi)始和以純輸出焊盤(pán)結(jié)束。甚至這一限制也可解開(kāi)以允許將雙向焊盤(pán)放在鏈路之前或者放在終端，只要記住居前的雙向焊盤(pán)不能作為輸出端測(cè)試，居尾的雙向焊盤(pán)不能作為輸入端測(cè)試。
本發(fā)明另一優(yōu)點(diǎn)是只需幾個(gè)向量即可充分測(cè)試所有的輸入/輸出焊盤(pán)的開(kāi)關(guān)電平。事實(shí)上，只需要與輸入焊盤(pán)數(shù)相同的向量。此外，可由該方案測(cè)試雙向焊盤(pán)的輸入和輸出驅(qū)動(dòng)器，利用一種可尋址的設(shè)置測(cè)試控制信號(hào)T1和T2，用數(shù)據(jù)寄存器可避免額外增加測(cè)試模式引腳，否則將消耗大量硅材，可通過(guò)寫(xiě)入寄存器方便地選擇測(cè)試模式。
權(quán)利要求
1.一種適用于測(cè)試集成電路(IC)的輸入和輸出電路的測(cè)試電路，該集成電路包含純輸入線路、純輸出線路和雙向線路組，每個(gè)雙向線路組包含一個(gè)輸入線路，一個(gè)輸出線路和一個(gè)輸出啟動(dòng)線路，其特征在于，所述測(cè)試電路包含多個(gè)第一耦連電路，每個(gè)第一耦連電路與一條純輸入線路相關(guān)聯(lián)，每個(gè)第一耦連電路具有第一輸入端，第二輸入端和一個(gè)輸出端，各第一耦連電路的第一輸入端接到它關(guān)聯(lián)的純輸入線路；多個(gè)第一選擇器電路，每個(gè)第一選擇器電路與一條純輸出線路相關(guān)聯(lián)，每個(gè)第一選擇器電路具有第一和第二輸入端，一個(gè)輸出端和一個(gè)控制輸入端，控制輸入端選擇性地將輸出端與第一輸入端或者第二輸入端相耦接，每個(gè)第一選擇器電路的第一輸入端接到它關(guān)聯(lián)的純輸出線路；多個(gè)第二耦連電路，每個(gè)第二耦連電路與雙向線路組關(guān)聯(lián)，每個(gè)第二耦連電路具有第一輸入端和第二輸入端和一個(gè)輸出端，每個(gè)第二耦連電路的第一輸入端接到它關(guān)聯(lián)的雙向線路組的輸入線路；和多個(gè)第二選擇器電路，每個(gè)第二選擇器電路與一雙向線路組相關(guān)聯(lián)，每個(gè)第二選擇器電路具有第一和第二輸入端，一個(gè)輸出端和一個(gè)控制輸入端，控制輸入端有選擇地將輸出端耦接到第一輸入端或者第二輸入端，每個(gè)第二選擇器電路的第一輸入端接到它關(guān)聯(lián)的雙向線路組的輸出線路；和一根耦接到各個(gè)第一和第二選擇器電路的控制輸入端的測(cè)試選擇信號(hào)線路；將上述所有耦連電路和選擇器電路組成單個(gè)測(cè)試鏈路，其中測(cè)試鏈路的開(kāi)始電路是第一耦連電路之一，其中第一和第二耦連電路的輸出各耦接到耦連電路之一或選擇器電路之一的第二輸入端，其中，第一和第二選擇器的第二輸入端各耦接到耦連電路之一或選擇器電路之一的第二輸入端，且測(cè)試鏈路的終止電路是第一選擇器電路之一。
2.如權(quán)利要求1所述的測(cè)試電路，其特征在于，進(jìn)一步包括設(shè)定和不設(shè)定測(cè)試選擇信號(hào)線路上邏輯狀態(tài)的裝置。
3.如權(quán)利要求1所述的測(cè)試電路，其特征在于，進(jìn)一步包括具有多位的數(shù)據(jù)寄存器，第一位耦接入測(cè)試選擇信號(hào)線路。由此通過(guò)將某個(gè)數(shù)據(jù)寫(xiě)入數(shù)據(jù)寄存器，置位或復(fù)位數(shù)據(jù)寄存器的首位來(lái)操作第一和第二選擇器電路。
4.如權(quán)利要求1所述的測(cè)試電路，其特征在于，還包括多個(gè)第三選擇器電路，每個(gè)第三選擇器電路均有第一和第二輸入端，一個(gè)輸出端和一個(gè)控制輸入端，控制輸入有選擇地將輸出端耦接到第一輸入端或第二輸入端，每個(gè)第三選擇器電路均與雙向線路組之一關(guān)聯(lián)，每個(gè)第三選擇器電路第一輸入端接到與它相關(guān)聯(lián)的雙向線組的輸出啟動(dòng)線，每個(gè)第三選擇器電路的控制輸入端接到測(cè)試選擇線路；測(cè)試電路還有一根與各個(gè)第三選擇器的第二輸入端耦接的第二測(cè)試選擇信號(hào)線路。
5.如權(quán)利要求4所述的測(cè)試電路，其特征在于，還包括設(shè)定和不設(shè)定測(cè)試選擇信號(hào)線路上邏輯值的第一裝置和設(shè)定和不設(shè)定第二測(cè)試選擇信號(hào)線路上邏輯值的第二裝置。
6.如權(quán)利要求4所述的測(cè)試電路，其特征在于，還包括具有多位的數(shù)據(jù)寄存器，第一位耦接到測(cè)試選擇信號(hào)線路，第二位耦接到第二測(cè)試選擇信號(hào)線路，由此通過(guò)向數(shù)據(jù)寄存器寫(xiě)入某個(gè)數(shù)據(jù)置位或復(fù)位數(shù)據(jù)寄存器的第一位和第二位來(lái)操作選擇器電路。
7.如權(quán)利要求1所述的測(cè)試電路，其特征在于，其中開(kāi)始電路的第二輸入端被耦接到電源線路。
8.一種數(shù)字集成電路器件，具有邏輯電路，便于其中I/O緩沖器的參數(shù)測(cè)試，其特征在于，所述集成電路器件包含；多個(gè)輸入焊盤(pán)，輸出焊盤(pán)和雙向焊盤(pán)；多個(gè)輸入緩沖器，每個(gè)緩沖器均有一個(gè)與輸入焊盤(pán)之一或者雙向焊盤(pán)之一連接的輸入端，另外還有一個(gè)輸出端；多個(gè)第一輸出緩沖器，每個(gè)第一緩沖器均有一個(gè)與輸出焊盤(pán)之一連接的輸出端，另外還有一個(gè)輸入端；多個(gè)第二輸出緩沖器，每個(gè)第二緩沖器均有一個(gè)與雙向焊盤(pán)之一連接的輸出端，另外還有一個(gè)輸入端和一個(gè)輸出啟動(dòng)端；耦連到輸出啟動(dòng)端設(shè)定第二輸出緩沖器中所選擇緩沖器上啟動(dòng)信號(hào)的啟動(dòng)裝置；有多個(gè)核心輸入和輸出端的核心邏輯電路，每個(gè)核心輸入端與輸入緩沖器之一的輸出端相連接；多個(gè)耦連電路，每個(gè)耦連電路均有與核心輸入端之一相連接的第一輸入端，還有第二輸入端和輸出端；多個(gè)選擇器電路，每個(gè)選擇器電路均有第一輸入端，第二輸入端和輸出端，還有選擇器輸入端，該輸入端控制第一輸入端或者第二輸入端與輸出端相連接，每個(gè)選擇器電路的第一輸入端與核心輸出端之一相連接，其輸出端接到第一輸出緩沖器之一或者第二輸出緩沖器之一的輸入端；以及設(shè)定選擇器信號(hào)的電路裝置，該裝置有與每個(gè)選擇器電路的選擇器輸入端相連接的輸出端；連接耦連電路和選擇器電路組成單個(gè)鏈路，鏈路的開(kāi)始電路是一個(gè)耦連電路，鏈路的最后一個(gè)電路是一個(gè)選擇器電路，其中每個(gè)耦連電路的輸出端接到另一個(gè)耦連電路或者選擇器電路之一的第二輸入端，其中，每個(gè)選擇器電路的第二輸入端接到另一個(gè)選擇器或者耦連電路之一的第二輸入端。
9.如權(quán)利要求8所述的IC器件，其特征在于，其中所述電路裝置是一個(gè)可尋址的數(shù)據(jù)寄存器，該寄存器至少有一位，被耦接到各個(gè)選擇器電路的選擇器輸入端。
10.如權(quán)利要求8所述的IC器件，其特征在于，其中，第一電路的第二輸入端與電源線路相連接。
11.如權(quán)利要求8所述的IC器件，其特征在于，其中，啟動(dòng)裝置包含多個(gè)來(lái)自核心的控制線路，每根控制線均有一個(gè)相關(guān)聯(lián)的第二選擇器電路，每個(gè)第二選擇器電路均有第一和第二輸入端，輸出端和選擇器端；其中，每個(gè)第二選擇器電路的第一輸入端接到輸出啟動(dòng)線之一，選擇器端接到電路裝置的輸出端，輸出端接到第二輸出緩沖器之一的輸出啟動(dòng)端；IC器件還包括設(shè)定第二選擇器信號(hào)的第二電路裝置，該第二電路裝置有一個(gè)接到各個(gè)第二選擇器電路的第二輸入端的輸出端。
全文摘要
一種包括雙向在內(nèi)I/O的參數(shù)測(cè)試電路，包含將I/O連接到單個(gè)測(cè)試鏈路的邏輯電路(100)。一脈沖向下移動(dòng)加給該鏈路，以測(cè)試輸入緩沖器(132、134、142、146)和輸出緩沖器(136、138、144、148)的開(kāi)關(guān)電平。該測(cè)試電路的特點(diǎn)是具有將雙向的(192－194，196－198)程編為輸入端(測(cè)試模式1)或輸出端(測(cè)試模式2)的能力，這樣使它的輸入和輸出緩沖器可被測(cè)試。可通過(guò)寫(xiě)入外部存取的數(shù)據(jù)寄存器方便地選擇這種測(cè)試模式。
文檔編號(hào)H03K19/0175GK1402835SQ00816649
公開(kāi)日2003年3月12日 申請(qǐng)日期2000年8月14日 優(yōu)先權(quán)日1999年10月19日
發(fā)明者S·S·達(dá)利沃爾 申請(qǐng)人:愛(ài)特梅爾股份有限公司