專利名稱：可編程數(shù)字倍頻器的制作方法
技術領域：
本發(fā)明涉及一種倍頻器，尤其涉及一種可工作在較低頻率的數(shù)字倍頻器。
技術背景
倍頻器是輸出信號頻率等于輸入信號頻率整數(shù)倍的電路。倍頻器的功能是在兩個 輸入脈沖之間等間隔地插入一定數(shù)量的脈沖，使經(jīng)過倍頻器的信號輸出頻率等于輸入頻率 的倍數(shù)。倍頻器應用廣泛，如發(fā)射機采用倍頻器可以提高頻率穩(wěn)定度，調(diào)頻設備用倍頻器可 以增大頻率偏移，相位鍵控通信機中的倍頻器是載波恢復電路的一個重要組成單元，在I/F 轉(zhuǎn)換電路中用倍頻器使前級電流至頻率轉(zhuǎn)換工作在較低頻率，可以提高轉(zhuǎn)換頻率的精度。
對信號實現(xiàn)倍頻的方法有很多種，可以利用非線性電路產(chǎn)生高次諧波或利用頻率 控制回路，也可由壓控振蕩器和控制環(huán)路構(gòu)成。將一列數(shù)字信號進行適當?shù)难舆t，然后再與 原始信號相異或，生成的信號為原始信號的倍頻。在高頻電子設計中常用鎖相環(huán)來實現(xiàn)倍 頻，鎖相環(huán)是一個誤差調(diào)節(jié)系統(tǒng)，它利用自身內(nèi)部的調(diào)節(jié)使得鎖相環(huán)反饋端的信號在頻率 和相位上與輸入端的原始信號相同，運用這個特性可以在鎖相環(huán)的輸出端與反饋端之間加 入計數(shù)器，為了能夠在反饋端得到相同頻率和相位的信號，鎖相環(huán)會根據(jù)計數(shù)器所設定的 計數(shù)初值來加倍原始信號，從而在輸出端得到倍頻信號。這種方法會因為鎖相環(huán)的特性而 不同，鎖相環(huán)的精度和速度會對倍頻的結(jié)果造成很大的影響，通常鎖相環(huán)的精度和速度也 不會很高。
現(xiàn)有技術中也常利用直接數(shù)字頻率合成器(DDS)的方式進行倍頻器設計，倍頻系 數(shù)可以在一定范圍內(nèi)自行設定，直接數(shù)字頻率合成器需要利用CPLD/FPGA或單片機進行運 算和通信控制，例如基于AD9850的倍頻器輸入相應的控制字就能得到相應的頻率波形。這 種倍頻器的主要特點是由于AD9850本身的精度問題，參考時鐘越大，精確度越高，所以一 般必須采用IOOMHz以上的晶體振蕩器。另外由于頻率控制算法復雜，所以必須有CPLD/ FPGA或單片機進行運算和控制。
故，上述倍頻器的實現(xiàn)中，利用鎖相環(huán)的倍頻器，由于鎖相環(huán)存在跟蹤速度慢的缺 點，并且它在低頻段的性能很難滿足實際要求，對突變信號的頻率捕捉速度較慢，尤其對 2HZ左右的超低頻信號，穩(wěn)態(tài)鎖定時間約12S，對頻率和相位的跟蹤精度也比較低。另外，鎖 相倍頻器中VCO的輸出頻率只能偏離中心頻率一定范圍。所以在實際電路中，一種鎖相環(huán) 環(huán)路不可能覆蓋整個設計要求的頻率范圍，因而需要多段倍頻電路，使得電路變得非常復 雜。利用直接數(shù)字頻率合成器(DDS)的方式進行倍頻器設計，由于必須有CPLD/FPGA或單 片機進行運算和控制，使電路結(jié)構(gòu)復雜，體積增大，另外由于必須采用IOOMHz以上的晶體 振蕩器，容易對電路本省造成干擾或干擾其它電路。發(fā)明內(nèi)容
本發(fā)明目的是提供一種以低頻時鐘輸入從而提高抗干擾能力以及保證高精度輸 出的數(shù)字變頻器。4
為了達到上述目的，本發(fā)明所采用的技術方案為一種可編程數(shù)字倍頻器，其包括
時鐘倍頻單元，所述的時鐘倍頻單元用于接收外部低頻系統(tǒng)時鐘信號CLK_L，并將 該低頻系統(tǒng)時鐘CLK_L轉(zhuǎn)換為倍頻器內(nèi)其他單元所需的高頻采樣時鐘信號CLK_G ；
輸入信號實時同步測量單元，其與時鐘倍頻單元高頻采樣時鐘信號輸出端相連 接，用于接收待倍頻輸入信號并利用高頻采樣時鐘信號CLK_G對該輸入信號進行同步周期 計數(shù)，以輸出周期計數(shù)值T ；
實時數(shù)據(jù)運算單元，其與輸入信號實時同步測量單元的周期計數(shù)值輸出端以及時 鐘倍頻單元的高頻采樣時鐘信號輸出端相連接，所述的實時數(shù)據(jù)運算單元接收待倍頻系數(shù) N并利用高頻采樣時鐘信號CLK_G對周期計數(shù)值T與倍頻系數(shù)N進行除法運算，輸出經(jīng)運算 M白勺quotient、*· remain ；
倍頻輸出單元，其與實時數(shù)據(jù)運算單元的整數(shù)以及余數(shù)輸出端相連接，所述的倍 頻輸出單元接收待倍頻系數(shù)N并根據(jù)整數(shù)quotient與余數(shù)remain關系選擇適當?shù)拿}沖周 期，以零誤差輸出N個倍頻脈沖信號。
進一步地，所述的脈沖周期的選取是，當倍頻脈沖信號開始輸出時，所述的倍頻 輸出單元根據(jù)當前輸出的倍頻脈沖個數(shù)與余數(shù)remain對比，當輸出第Xl個脈沖且滿足 Xl Sremain時，以(quotient+Ι)倍系統(tǒng)時鐘CLK_G為一個脈沖周期輸出下一個倍頻脈沖； 當輸出第X2個脈沖且X2 > remain時，以quotient倍系統(tǒng)時鐘CLK_G為一個脈沖周期輸 出下一個倍頻脈沖，以此類推。
對上述技術方案所優(yōu)化實施的方式中，所述的實時數(shù)據(jù)運算單元還輸出有寬度信 號，所述的倍頻輸出單元接收該寬度信號以調(diào)整輸出的倍頻脈沖信號的脈寬，這樣可以根 據(jù)使用的需要增加倍頻脈沖信號的脈沖寬度，防止在后續(xù)的電路處理中，該高頻脈沖信號 由于脈寬較窄，被誤認為是干擾信號。
所述的時鐘倍頻單元采用數(shù)字鎖相環(huán)實現(xiàn)。
所述的輸入信號實時同步測量單元還產(chǎn)生沿同步觸發(fā)信號，以分別觸發(fā)實時數(shù)據(jù) 運算單元與倍頻輸出單元。
所述的實時數(shù)據(jù)運算單元采用多級流水方式進行除法運算，從而可提高數(shù)據(jù)的運 算速度。
所述的倍頻系數(shù)N在1至255之間任意設置，輸入信號的帶寬范圍在OHz至MHz 之間。
所述的時鐘倍頻單元、輸出信號實時同步測量單元、實時數(shù)據(jù)運算單元、倍頻輸出 單元都可通過數(shù)字電路實現(xiàn)，故可封裝在一芯片上，所述的倍頻系數(shù)N、系統(tǒng)時鐘、輸入信號 通過芯片外引腳對應輸入，所述的倍頻脈沖信號通過芯片外引腳輸出。
所述的時鐘倍頻單元、輸出信號實時同步測量單元、實時數(shù)據(jù)運算單元、倍頻輸出 單元集成在FPGA芯片上。
所述的FPGA芯片貼裝在基于LTCC基板的厚膜電路上，并通過金屬外殼密封而成。 通過在厚膜電路中集成FPGA芯片實現(xiàn)可編程數(shù)字倍頻器，使得整個倍頻器體積較小，具有 密封性和高可靠性的特點。
由于采用上述技術方案，本發(fā)明具有以下優(yōu)點本發(fā)明通過設置時鐘倍頻單元，采 用低頻時鐘從外部輸入，該低頻時鐘經(jīng)過倍頻轉(zhuǎn)換形成高頻時鐘為后續(xù)的各功能單元提供高頻采樣時鐘，使得電路整體的抗干擾能力得到較大的提高；而且，通過本發(fā)明的電路設 計，倍頻輸出能夠快速響應，即利用上一個周期測量和運算得到的數(shù)據(jù)進行實時倍頻輸出， 通過計算整數(shù)與余數(shù)的關系，保證倍頻信號零誤差輸出，尤其適合應用于I/F轉(zhuǎn)換后級電 路中。


附圖1為本發(fā)明倍頻器整體電路原理結(jié)構(gòu)附圖2為本發(fā)明輸入信號實時同步測量單元原理結(jié)構(gòu)附圖3是本發(fā)明實時數(shù)據(jù)運算單元原理結(jié)構(gòu)附圖4是本發(fā)明倍頻輸出單元原理結(jié)構(gòu)圖；具體實施方式
下面結(jié)合附圖，對本發(fā)明優(yōu)選的具體實施例進行說明
如圖1所示的倍頻器，其主要由時鐘倍頻單元、輸入信號實時同步測量單元、實時 數(shù)據(jù)運算單元、倍頻輸出單元等模塊單元組成，各功能單元均采用數(shù)字電路實現(xiàn)，其可封裝 在一芯片上，如圖中虛線所示，芯片外圍設置一些輸入輸出引腳，本發(fā)明中，輸入引腳包括 倍頻系數(shù)的輸入、系統(tǒng)低頻時鐘CLK_L的輸入、待倍頻的輸入信號的輸入以及復位信號等， 輸出引腳在附圖中只顯示了倍頻信號輸出，下面將對各功能單元作具體介紹
所述的時鐘倍頻單元用于將接收的系統(tǒng)低頻時鐘信號CLK_L轉(zhuǎn)換為高頻采樣時 鐘CLK_G輸出，時鐘倍頻單元可采用數(shù)字鎖相環(huán)實現(xiàn)，頻率的放大倍數(shù)可在1 30倍之間， 如輸入時鐘為20MHz，若達到200MHz的高頻時鐘，時鐘倍頻單元對輸入的時鐘進行十倍倍 頻即可。
所述的輸入信號實時同步測量單元，其與時鐘倍頻單元的高頻時鐘信號CLK_G輸 出端相連接，同時，該輸入信號實時同步測量單元具有輸入信號引腳，通過該引腳，待倍頻 輸入信號被接收，輸入信號實時同步測量單元利用高頻采樣時鐘CLK_G對輸入信號進行同 步測量，即進行同步周期計數(shù)，并輸出周期計數(shù)值，同時產(chǎn)生沿同步信號，供后續(xù)電路單元 使用。圖2進一步示出了輸入信號實時同步測量單元工作流程圖，在完成對輸入信號的上 升沿檢測時，將產(chǎn)生第一觸發(fā)信號Em和第二觸發(fā)信號EN2。由于采用高頻時鐘對輸入信號 進行采樣，所以提高了輸入信號周期的測量精度。
所述的實時數(shù)據(jù)運算單元與時鐘倍頻單元的高頻采樣時鐘輸出端以及輸入信號 實時同步測量單元的周期計數(shù)值輸出端相連接，同時，輸入信號實時同步測量單元的第一 觸發(fā)信號Em輸出端也與實時數(shù)據(jù)運算單元相連接。實時數(shù)據(jù)運算單元還具有一接收倍 頻系數(shù)端口，其將接收到的周期計數(shù)值除以倍頻系數(shù)，從而獲得相應的整數(shù)和余數(shù)輸出。其 中，倍頻系數(shù)可以從1至255之間任意設置，除法運算可采用多級流水方式，圖3進一步給 出了實時數(shù)據(jù)運算單元的電路設計結(jié)構(gòu)。
本實施例中，實時數(shù)據(jù)運算單元還設置倍頻輸出的高電平寬度運算單元，通過該 單元輸出寬度信息至倍頻輸出單元，倍頻輸出單元接收該寬度信息，將調(diào)整輸出的各倍頻 脈沖的脈沖寬度。
所述的倍頻輸出單元與實時數(shù)據(jù)運算單元的整數(shù)、余數(shù)、寬度輸出端相連接，且其與輸入信號實時同步測量單元的第二觸發(fā)信號EN2輸出端相連接，倍頻輸出單元根據(jù)接收 的整數(shù)、余數(shù)以及寬度大小控制倍頻脈沖的輸出，具體控制方式如下設周期計數(shù)值為T，N 為倍頻系數(shù)，T/N得到的整數(shù)為quotient，余數(shù)為remain。當倍頻脈沖開始輸出時，對當前 輸出的脈沖數(shù)進行判斷，若輸出第Xl個脈沖，且Xl彡remain時，以(quotient+Ι)倍系統(tǒng) 時鐘作為一個脈沖周期，即每隔該一個脈沖周期的時間再輸出下一個倍頻脈沖；當輸出第 X2個脈沖(X2 > remain)時，以quotient倍系統(tǒng)時鐘為脈沖周期，每隔該脈沖周期輸出下 一個倍頻脈沖。這樣在一個輸入信號周期T內(nèi)，T = XlX (quotient+l)+X2Xquotient,即 倍頻誤差等于零，消除倍頻輸出的士 1誤差。圖4進一步給出了倍頻輸出單元電路設計結(jié) 構(gòu)。
本發(fā)明時鐘倍頻單元、輸入信號實時同步測量單元、實時數(shù)據(jù)運算單元、倍頻輸出 單元均可通過硬件語言實現(xiàn)數(shù)字電路，在時鐘信號處理上，通過同一高頻采樣時鐘，在下一 個周期的沿到來即響應上一個周期的倍頻輸出，利用上一個周期測試和運算得到的數(shù)據(jù)進 行實時倍頻輸出，保證倍頻輸出的快速響應，在輸入頻率突變時，快速響應非常重要，如果 采用鎖相環(huán)技術或直接數(shù)字頻率合成器則無法實現(xiàn)。還可以根據(jù)需求擴展多路并行輸入與 輸出。
上述對本發(fā)明可編程數(shù)字倍頻器的各功能單元及其工作原理進行了說明，在硬件 實現(xiàn)上，本實施例的倍頻器封裝在金屬管殼內(nèi)，并基于LTCC基板的厚膜混合集成電路來實 現(xiàn)，即在LTCC基板上組裝FPGA芯片、FPGA配置芯片、電源供電芯片，然后用雙列直插式金屬 外殼密封。通過在厚膜電路中集成FPGA芯片來實現(xiàn)可編程數(shù)字倍頻器，其具有如下特點
1)結(jié)構(gòu)簡單，厚膜集成具有密封性和高可靠性；
2)可擴展多路并行輸入與輸出，不需要改變硬件電路結(jié)構(gòu)，只要把引出腳引出即 可；
3)低頻時鐘輸入，提高電路的抗干擾能力；
4)通過控制倍頻脈沖輸出，并做實時誤差調(diào)整，有效消除倍頻輸出的士 1誤差，達 到高精度輸出。
5)倍頻輸出快速響應。下一個周期的沿到來即響應上一個周期的倍頻輸出，利用 上一個周期測試和運算得到的數(shù)據(jù)進行實時倍頻輸出；
6)倍頻系數(shù)可編程，輸入信號帶寬范圍可覆蓋從OHz至MHz輸入?？梢栽诓桓淖?硬件電路的前提下，通過參數(shù)設置可以隨時改變倍頻系數(shù)，倍頻系數(shù)可以從1至255之間任意設置。
上述實施例只為說明本發(fā)明的技術構(gòu)思及特點，其目的在于讓熟悉此項技術的人 士能夠了解本發(fā)明的內(nèi)容并據(jù)以實施，并不能以此限制本發(fā)明的保護范圍，凡根據(jù)本發(fā)明 精神實質(zhì)所作的等效變化或修飾，都應涵蓋在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種可編程數(shù)字倍頻器，其包括時鐘倍頻單元，所述的時鐘倍頻單元用于接收外部低頻系統(tǒng)時鐘信號CLK_L，并將該低 頻系統(tǒng)時鐘CLK_L轉(zhuǎn)換為倍頻器內(nèi)其他單元所需的高頻采樣時鐘信號CLK_G ；輸入信號實時同步測量單元，其與時鐘倍頻單元高頻采樣時鐘信號輸出端相連接，用 于接收待倍頻輸入信號并利用高頻采樣時鐘信號CLK_G對該輸入信號進行同步周期計數(shù)， 并輸出周期計數(shù)值T ；實時數(shù)據(jù)運算單元，其與輸入信號實時同步測量單元的周期計數(shù)值輸出端以及時鐘倍 頻單元的高頻采樣時鐘信號輸出端相連接，所述的實時數(shù)據(jù)運算單元接收待倍頻系數(shù)N并 利用高頻采樣時鐘信號CLK_G對周期計數(shù)值T與倍頻系數(shù)N進行除法運算，輸出經(jīng)運算后 的整數(shù) quotient、余數(shù) remain ；倍頻輸出單元，其與實時數(shù)據(jù)運算單元的整數(shù)以及余數(shù)輸出端相連接，所述的倍頻輸 出單元接收待倍頻系數(shù)N并根據(jù)整數(shù)quotient與余數(shù)remain關系選擇適當?shù)拿}沖周期， 以零誤差輸出N個倍頻脈沖信號。
2.根據(jù)權(quán)利要求1所述的可編程數(shù)字倍頻器，其特征在于所述的脈沖周期的選取是， 當倍頻脈沖信號開始輸出時，所述的倍頻輸出單元根據(jù)當前輸出的倍頻脈沖個數(shù)與余數(shù) remain對比，當輸出第Xl個脈沖且滿足Xl彡remain時，以(quotient+Ι)倍系統(tǒng)時鐘CLK_ G為一個脈沖周期輸出下一個倍頻脈沖；當輸出第X2個脈沖且X2> remain時，以quotient 倍系統(tǒng)時鐘CLK_G為一個脈沖周期輸出下一個倍頻脈沖，以此類推。
3.根據(jù)權(quán)利要求1或2所述的可編程數(shù)字倍頻器，其特征在于所述的實時數(shù)據(jù)運算 單元還輸出有寬度信號，所述的倍頻輸出單元接收該寬度信號以調(diào)整輸出的倍頻脈沖信號 的脈寬。
4.根據(jù)權(quán)利要求1所述的可編程數(shù)字倍頻器，其特征在于所述的時鐘倍頻單元采用 數(shù)字鎖相環(huán)實現(xiàn)。
5.根據(jù)權(quán)利要求1所述的可編程數(shù)字倍頻器，其特征在于所述的輸入信號實時同步 測量單元還產(chǎn)生沿同步觸發(fā)信號，以分別觸發(fā)實時數(shù)據(jù)運算單元與倍頻輸出單元。
6.根據(jù)權(quán)利要求1所述的可編程數(shù)字倍頻器，其特征在于所述的實時數(shù)據(jù)運算單元 采用多級流水方式進行除法運算。
7.根據(jù)權(quán)利要求1、2、4、5、6中的任一所述的可編程數(shù)字倍頻器，其特征在于所述的 倍頻系數(shù)N在1至255之間任意設置，輸入信號的帶寬范圍在OHz至MHz之間。
8.根據(jù)權(quán)利要求7所述的可編程數(shù)字倍頻器，其特征在于所述的時鐘倍頻單元、輸出 信號實時同步測量單元、實時數(shù)據(jù)運算單元、倍頻輸出單元封裝在一芯片上，所述的倍頻系 數(shù)N、系統(tǒng)時鐘、輸入信號通過芯片外引腳對應輸入，所述的倍頻脈沖信號通過芯片外引腳 輸出。
9.根據(jù)權(quán)利要求8所述的可編程數(shù)字倍頻器，其特征在于所述的時鐘倍頻單元、輸出 信號實時同步測量單元、實時數(shù)據(jù)運算單元、倍頻輸出單元集成在FPGA芯片上。
10.根據(jù)權(quán)利要求9所述的可編程數(shù)字倍頻器，其特征在于所述的FPGA芯片貼裝在 基于LTCC基板的厚膜電路上，并通過金屬外殼密封而成。
11.根據(jù)權(quán)利要求1或10所述的可編程數(shù)字倍頻器，其特征在于所述的輸入信號具 有多路，所述的倍頻脈沖輸出也具有多路。
12.根據(jù)權(quán)利要求11所述的可編程數(shù)字倍頻器，其特征在于所述的多路輸入信號和 多路輸出信號為并行輸入和并行輸出。
全文摘要
本發(fā)明涉及一種可編程數(shù)字倍頻器，其包括用于接收外部低頻系統(tǒng)時鐘信號并轉(zhuǎn)換為倍頻器內(nèi)其他單元所需的高頻采樣時鐘信號的時鐘倍頻單元；與時鐘倍頻單元高頻采樣時鐘信號輸出端相連接，用于接收待倍頻輸入信號并利用高頻采樣時鐘信號對該輸入信號進行同步周期計數(shù)以輸出周期計數(shù)值的輸入信號實時同步測量單元；接收待倍頻系數(shù)并利用高頻采樣時鐘信號對周期計數(shù)值與倍頻系數(shù)進行除法運算的實時數(shù)據(jù)運算單元；接收待倍頻系數(shù)并根據(jù)整數(shù)與余數(shù)關系選擇適當?shù)拿}沖周期，以零誤差輸出N個倍頻脈沖信號倍頻輸出單元，本發(fā)明采用低頻時鐘從外部輸入，使得電路整體的抗干擾能力得到較大的提高，尤其適合應用于I/F轉(zhuǎn)換后級電路中。
文檔編號H03B19/14GK102035472SQ20101052422
公開日2011年4月27日 申請日期2010年10月29日 優(yōu)先權(quán)日2010年10月29日
發(fā)明者張憲起, 李貴嬌, 李金寶, 楊侃, 王麗麗, 董冀, 魯爭艷 申請人:中國兵器工業(yè)集團第二一四研究所蘇州研發(fā)中心