專利名稱：電平移位器及其集成電路的制作方法
技術領域：
本發(fā)明總體上涉及半導體電路領域，更具體地，涉及電平移位器及其集成電路。
背景技術：
隨著半導體技術的發(fā)展，集成電路通常包括一些以高電壓電平運行的器件以及其 他以低電壓電平運行的器件。低電壓器件可能不能承受高電壓信號。當?shù)碗妷浩骷愿唠?壓信號運行時，會頻繁發(fā)生器件故障。為了保護低電壓器件免受高電壓信號的影響，集成電 路通常包括輸入/輸出(I/O)電路作為低電壓器件和高電壓器件之間的接口。I/O電路允 許低電壓器件與高電壓器件進行通信，同時保護低電壓器件免受高電壓信號的干擾。

發(fā)明內容
為了解決上述問題，本發(fā)明提出了一種集成電路，包括電平移位器，被配置為用 于接收在第一電壓電平和第二電壓電平之間擺動的第一電壓信號，輸出在第一電壓電平和 第三電壓電平之間擺動的第二電壓信號，其中，第三電壓電平大于第二電壓電平；以及反相 器，與電平移位器連接，反相器被配置為接收第二電壓，輸出在第三電壓電平和第四電壓電 平之間擺動的第三電壓信號，其中，第四電壓電平小于第三電壓電平且大于第一電壓電平。其中，電平移位器包括連接在第一電源節(jié)點和電平移位器的輸出節(jié)點之間的第一 類型的第一晶體管，第一電源節(jié)點與第三電壓電平連接，并且第一類型的第一晶體管的柵 極被配置為接收在第三電壓電平和第四電壓電平之間擺動的第四電壓信號。其中，第一類型的第一晶體管是第一高電壓(HV)器件。其中，第一類型的第一晶體管的源極和柵極之間的壓降不大于第三電壓電平和第 四電壓電平之間的差值。其中，電平移位器還包括第一類型的第二晶體管，與電平移位器的輸出節(jié)點連 接；以及第一類型的第三晶體管，與第一類型的第二晶體管連接，其中，第一類型的第三晶 體管的柵極與電平移位器的輸出節(jié)點連接。其中，電平移位器還包括至少一個第二類型的第一晶體管，與電平移位器的輸出 節(jié)點連接，并且至少一個第二類型的第一晶體管包括第二高電壓(HV)器件。其中，反相器包括連接在第二電源節(jié)點和反相器的輸出節(jié)點之間的第一類型的第 四晶體管，第二電源節(jié)點與第三電壓電平連接，并且第一類型的第四晶體管的柵極被配置 為接收在第三電壓電平和第四電壓電平之間擺動的第五電壓信號。其中，第一類型的第四晶體管的源極和柵極之間的壓降不大于第三電壓電平和第 四電壓電平之間的差值。其中，反相器還包括第一類型的第五晶體管，連接在反相器的輸入節(jié)點和反相器4的輸出節(jié)點之間；以及第一類型的第六晶體管，與第一類型的第五晶體管連接，其中，第一 類型的第六晶體管的柵極與電平移位器的輸入節(jié)點連接。其中，反相器還包括至少一個第二類型的第二晶體管，與反相器的輸出節(jié)點連接。此外，還提出了另一種集成電路，包括電平移位器，其包括第一類型的第一晶 體管，連接在第一電源節(jié)點和電平移位器的第一輸出節(jié)點之間；至少一個第二類型的第一 晶體管，與電平移位器的第一輸出節(jié)點連接；第一類型的第二晶體管，與電平移位器的第一 輸出接點連接；以及第一類型的第三晶體管，與第一類型的第二晶體管連接，其中，第一類 型的第三晶體管的柵極與電平移位器的第一輸出節(jié)點連接；以及反相器，與電平移位器連 接。其中，第一類型的第一晶體管是第一 HV器件，至少一個第二類型的第一晶體管包 括第二 HV器件。其中，反相器包括第一類型的第四晶體管，連接在第二電源節(jié)點和反相器的輸出 節(jié)點之間；第一類型的第五晶體管，連接在反相器的輸入節(jié)點和第一類型的第四晶體管的 柵極之間；第一類型的第六晶體管，與第一類型的第五晶體管連接，其中，第一類型的第六 晶體管的柵極與反相器的輸入節(jié)點連接；以及至少一個第二類型的第二晶體管，與反相器 的輸出節(jié)點連接。其中，電平移位器還包括第一類型的第七晶體管，連接在第三電源節(jié)點和電平移 位器的第二輸出節(jié)點之間；至少一個第二類型的第三晶體管，與電平移位器的第二輸出節(jié) 點連接；第一類型的第八晶體管，與電平移位器的第二輸出節(jié)點連接；以及第一類型的第 九晶體管，與第一類型的第八晶體管連接，其中，第一類型的第九晶體管的柵極與電平移位 器的第二輸出節(jié)點連接。此外，還提出了一種電平移位器，包括至少一個輸入節(jié)點，被配置為接收在第一 電壓電平和第二電平電源之間擺動的第一電壓信號；至少一個輸出節(jié)點，被配置為輸出對 應于第一電壓信號的第二電壓信號，第二電壓信號在第一電壓電平和第三電壓電平之間擺 動，其中，第三電壓電平大于第二電壓電平；以及至少一個第一類型的第一晶體管，連接在 至少一個輸入節(jié)點和至少一個輸出節(jié)點之間，其中，至少一個第一類型的第一晶體管的柵 極用于接收在第三電壓電平和第四電壓之間擺動的第三電壓信號，第四電壓電平大于第一 電壓電平且小于第三電壓電平。其中，至少一個第一類型的第一晶體管包括第一高電壓(HV)器件。其中，至少一個第一類型的第一晶體管的源極和柵極之間的壓降不大于第三電壓 電平和第四電源電平之間的差值。該電平移位器還包括至少一個第二類型的第一晶體管，與電平移位器的至少一 個輸出節(jié)點連接；至少一個第一類型的第二晶體管，與電平移位器的至少一個輸出節(jié)點連 接；以及至少一個第一類型的第三晶體管，與至少一個第一類型的第二晶體管連接，其中， 至少一個第一類型的第三晶體管的柵極與電平移位器的至少一個輸出節(jié)點連接。其中，至少一個第二類型的第一晶體管包括第二高電壓(HV)器件。


結合附圖并根據(jù)以下詳細描述能更好地理解本公開。應注意，根據(jù)工業(yè)的標準實踐，各種部件沒有按比例繪制并且僅用作解釋的目的。實際上，為了討論的簡單，各個部件 的數(shù)量和尺寸可以任意增加或減小。圖1是示出包括輸入/輸出(I/O)接口的示例性集成電路的示意圖。圖2是示出示例性電平移位器的示意圖。圖3是示出示例性反相器的示意圖。圖4是示出包括設置在基板上的示例性集成電路的系統(tǒng)的示意圖。
具體實施例方式傳統(tǒng)的I/O電路具有各種I/O器件，例如，1. 8-V I/O器件和3. 3_V I/O器件。傳 統(tǒng)的I/O電路可以將從核心器件輸出的在OV和0. 9V之間擺動的輸入電壓信號電平移位 (LEVEL-SHIFT)到OV和3. 3V之間。通常，核心器件、1. 8-V I/O器件和3. 3-VI/0器件具有 不同的柵極氧化物厚度。為了形成柵極氧化物層的各種厚度，使用多種薄膜工藝、掩模層、 光刻工藝和/或蝕刻工藝。用于形成具有三種不同厚度的柵極氧化物層的工藝非常復雜且曰蟲 印貝。為了避免復雜而昂貴的制造工藝，已經(jīng)提出傳統(tǒng)工藝用于為1.8-V I/O器件和 3.3-V I/O器件形成相同的柵極氧化物厚度。通常，3. 3-V I/O器件的柵極氧化物厚度被減 小并與1.8-V I/O器件的柵極氧化物厚度對準，從而可以實現(xiàn)I/O電路的期望操作。已經(jīng) 發(fā)現(xiàn)，大約3. 3V的柵-源壓降Ves和大約3. 3V的漏-源壓降Vds可應用于3. 3-V I/O器件。 應注意，1.8-V I/O器件具有減小的柵極氧化物厚度。1.8-V I/O器件的柵極氧化物層可以 不維持3.3-V柵極-源極壓降￥『1.8-V I/O器件可能具有柵極氧化物集成問題。此外， 1. 8-V I/O器件的3. 3-V漏-源壓降Vds會增強熱載流子注入?；谝陨纤觯覀兤谕环N集成電路的I/O接口。應理解，以下公開提供了許多用于實施本發(fā)明的不同特征的實施例或實例。下文 描述了部件和配置的具體實例以簡化本公開。當然，它們僅僅是實例而不用于限制本公開。 此外，本公開可以在各個實例中重復參考標號和/或字母。這種重復是為了簡化和清晰地 目的，而不是其本身指示各個實施例和/所討論結構之間的關系。此外，本公開中以下的 部件形成在另一部件上、連接至和/或耦合至另一部件可以包括直接接觸地形成部件的實 施例，并且還可以包括可形成附加部件以夾置這些部件使得這些部件沒有直接接觸的實施 例。另外，空間相對術語，例如“下”、“上”、“水平”、“垂直”、“之上”、“之下”、“向上”、“向下”、 “頂部”、“底部”及其衍生術語(例如，“水平地”、“向下地”、“向上地”等)用于描述本公開 中一個部件與另一部件的關系。空間相對術語用于覆蓋包括部件的器件的不同定向。以下是關于包括I/O接口的示例性集成電路及其操作方法的描述。僅僅為了描述 的目的，在OV和0. 9V之間擺動的輸入電壓信號可以被電平移位到OV和3. 3V之間。注意， 以下結合圖1描述的電壓電平僅僅是示例性的。本發(fā)明的范圍不限于此。圖1是示出包括輸入/輸出(I/O)接口的示例性集成電路的示意圖。在圖1中， 集成電路100可包括解碼電路105。解碼電路105可以解碼從核心器件(未示出)輸出的 信號，輸出電壓信號Si*^。在一些實施例中，電壓信號S1和&可以在第一電壓電平(例 如，約0V)和第二電壓電平(例如，約0. 9V)之間擺動。集成電路100可包括分別與至少一個反相器(例如，反相器120A和120B)連接的至少一個電平移位器(例如，電平移位器IlOA和110B)。電平移位器IlOA和IlOB可以分 別接收從解碼電路105輸出的電壓信號S1和&。例如，電平移位器IlOA可以連接在電源 電壓VDDl和地電壓VSS之間。在一些實施例中，電源電壓VDDl可以為大約3. 3V。例如，電 平移位器1IOB可以連接在電源電壓VDD2和地電壓VSS之間。在一些實施例中，電源電壓 VDD2可以為大約1. 8V。在一些實施例中，電平移位器IlOA可以接收來自解碼電路105的電壓信號S1，輸 出在第一電壓電平(例如，大約0V)和第三電壓電平(例如，大約3. 3V)之間擺動的電壓信 號&。第三電壓電平(例如，大約3. 3V)大于第二電壓電平(例如，0.9V)。在一些實施例中，電平移位器IlOB可以接收來自解碼電路105的電壓信號S2，輸 出在第一電壓電平(例如，大約0V)和第四電壓電平(例如，大約1.8V)之間擺動的電壓信5 S40參照圖1，反相器120A可以接收從電平移位器IlOA輸出的電壓信號S3，輸出在第 三電壓電平(例如，大約3. 3V)和第四電壓電平(例如，大約1.8V)之間擺動的電壓信號 S50第四電壓電平(例如，1.8V)大于第一電壓電平(例如，0V)且低于第三電壓電平(例 如，3.3V)。在一些實施例中，第四電壓電平大于第二電壓電平(例如，0.9V)。在一些實施例中，反相器120B可以接收從電平移位器1IOB輸出的電壓信號S4,輸 出在第一電壓電平(例如，大約0V)和第四電壓電平(例如，大約1.8V)之間擺動的電壓信5 S6O參照圖1，集成電路100可包括與反相器120A和120B連接的輸出緩沖器130。例 如，輸出緩沖器130可以連接在電源電壓VDDl和地電壓VSS之間。輸出緩沖器130可包 括第一類型的晶體管131 (例如，PMOS晶體管)和第二類型的晶體管135 (例如，NMOS晶體 管)。晶體管131和135可接收分別從反相器120A和120B輸出的電壓信號&和&。從反 相器120A和120B輸出的電壓信號&和&可以控制輸出緩沖器130輸出可在第一電壓電 平(例如，0V)和第三電壓電平(例如，3.3V)之間擺動的電壓信號。從輸出緩沖器130輸 出的電壓信號可以連接至焊盤140。應注意，晶體管131和135的類型僅僅是示例性的。本 發(fā)明的范圍不限于此。在將在OV至0. 9V之間擺動的輸入電壓信號電平移位到OV和3. 3V之間的實施例 中，可通過1.8-V工藝技術形成晶體管131。晶體管131的源極端可與電源電壓VDDl (例 如，3.3V)連接。應注意，施加至晶體管131的柵極的電壓信號&可以在電壓電平1.8V和 3. 3V之間擺動。我們發(fā)現(xiàn)，晶體管131的柵極和源極之間的壓降Ves可以不大于第三電壓電 平(例如，3.3V)和第四電壓電平(例如，1.8V)之間的差值。大約1.8V或更低的壓降Ves 可以如我們所愿地減少柵極介電層集成問題。在一些實施例中，晶體管131和/或135可以分別為P型高電壓(HV)器件和N型 HV器件。HV器件可具有不對稱的源極和漏極結構。例如，HV器件的漏極側可具有輕摻雜 的漏極(LDD)，其可以維持HV器件的漏極和源極之間的壓降VDS。不對稱的HV器件可以如 我們所愿地減少熱載流子注入問題。圖2是示出示例性電平移位器的示意圖。在圖2中，電平移位器IlOA可包括至少 一個輸入端(例如，輸入端20IA和201B)和至少一個輸出端(例如，輸出端205A和205B)。 電平移位器IlOA在輸入端201A-201B和輸出端205A-205B之間可包括至少一個第一類型的晶體管(例如，P型晶體管Pl和P2)。在一些實施例中，晶體管Pl和P2可以直接或間接 地連接在輸入端201A-201B和輸出端205A-205B之間。在其他的一些實施例中，晶體管Pl 和P2可以分別連接在電源節(jié)點210A和210B與輸出節(jié)點205A和205B之間。參照圖2，電平移位器IlOA可包括至少一個第二類型的晶體管，例如，N型晶體管 W-N6。晶體管m-N3和N4-N6可分別連接至輸出節(jié)點205A和205B。在一些實施例中，晶 體管附和N4可以為I/O或HV器件。在一些實施例中，晶體管N2和N5可以為本征器件 (NATIVE DEVICE)。在另一些實施例中，晶體管N3和N6可具有與核心器件類似的結構。電平移位器IlOA可包括至少一個第一類型的晶體管，例如，P型晶體管P3和P5。 晶體管P3和P5可以分別與輸出節(jié)點205A和205B連接。至少一個第一類型的晶體管(例 如，P型晶體管P4和P6)可以分別與晶體管P3和P5連接。晶體管P4和P6的柵極分別與 輸出節(jié)點205A和205B連接。再次參照圖2，電平移位器IlOA的輸入節(jié)點20IA和20IB可與解碼電路105(如 圖1所示)連接。輸入節(jié)點201A和201B可以接收來自解碼電路105的互補(COM PLEM ENTARY)電壓信號。互補電壓信號可以導通晶體管N2-N3或者晶體管N5-N6。再次參照圖2，晶體管m和N4的柵極節(jié)點207A和207B可以分別接收電源接通控 制(POC)信號。在一些實施例中，POC信號可以在電平移位器IlOA的操作期間導通或截止 晶體管Nl和N4。電源節(jié)點220A和220B可以分別與晶體管P3和P5的柵極連接。電源節(jié)點230A和 230B可以分別與晶體管P4和P6的源極連接。電源節(jié)點220A-220B以及230A-230B可以與 電源電壓VDD3連接。在將在OV和0. 9V之間擺動的輸入電壓信號電平移位到OV和3. 3V 之間的實施例中，電源電壓VDD3可以為大約1. 8V。以下是關于電平移位器IlOA的示例性操作的描述。在一些實施例中，施加在輸入 節(jié)點201A-201B上的互補電壓信號和施加在柵極節(jié)點207A-207B上的POC信號可以將地 電壓VSS與輸出節(jié)點205B連接，并使地電壓VSS與輸出節(jié)點205A隔離。接地的輸出接點 205B可以導通晶體管P6。導通的晶體管P6可以將電源電壓VDD3(例如，1.8V)與晶體管 Pl的柵極連接，導通晶體管P1。導通的晶體管Pl可以將電源電壓VDDl (例如，3. 3V)連接 至輸出節(jié)點205A。3.3-V輸出節(jié)點205A可以導致晶體管P3的導通。導通的晶體管P3可 以將電源電壓VDDl連接至晶體管P2的柵極，使晶體管P2截止。在其他實施例中，施加在輸入節(jié)點201A-201B上的互補電壓信號和施加在柵極節(jié) 點207A-207B上的POC信號可以將地電壓VSS與輸出節(jié)點205A連接，并使地電壓VSS與輸 出節(jié)點205B隔離。接地的輸出接點205A可以導通晶體管P4。導通的晶體管P4可以將電 源電壓VDD3(例如，1.8V)與晶體管P2的柵極連接，導通晶體管P2。導通的晶體管P2可以 將電源電壓VDDl (例如，3. 3V)連接至輸出節(jié)點205B。3. 3-V輸出節(jié)點205B可以導致晶體 管P5的導通。導通的晶體管P5可以將電源電壓VDDl連接至晶體管Pl的柵極，使晶體管 Pl截止。可以發(fā)現(xiàn)，晶體管Pl和P2的柵極可以接收可在大約1. 8V和3. 3V的電壓電平之間 擺動的互補電壓信號。由于電壓擺動，晶體管P1-P6中的每一個的柵極和源極之間的壓降 Vgs可以不大于大約1. 8V。1. 8V或更低的壓降Ves可以如我們所愿地減少柵極介電層集成 問題。在一些實施例中，晶體管Pl、P2、m和N4中的每一個均可以為高電壓(HV)器件。HV器件可具有不對稱的源極和漏極結構。例如，HV器件的漏極側可具有輕摻雜的漏極(LDD)， 其可以維持HV器件的漏極和源極之間的壓降VDS。不對稱的HV器件可以如我們所愿地減 少熱載流子注入問題。圖3是示出示例性反相器的示意圖。在圖3中，反相器120A可包括輸入節(jié)點301 和輸出節(jié)點303。輸入節(jié)點301可以與電平移位器IlOA(如圖1所示)連接。輸出節(jié)點303 可以與輸出緩沖器130(如圖1所示)連接。反相器120A可包括至少一個第一類型的晶體管(例如，P型晶體管P7)，其連接在 電源節(jié)點320和反相器120A的輸出節(jié)點303之間。電源節(jié)點320可以與電源電壓VDDl (例 如，3.3V)連接。至少一個第二類型的晶體管(例如，N型晶體管N7)可以連接在反相器 120A的輸入節(jié)點301和反相器120A的輸出節(jié)點303之間。晶體管N7可以與電源節(jié)點330 連接，該電源節(jié)點330可以與電源電壓VDD3(例如，1.8V)連接。參照圖3，反相器120A可包括第一類型的晶體管，例如P型晶體管P8。晶體管P8 可以連接在反相器120A的晶體管P7和輸入節(jié)點301之間。晶體管P8的柵極可以與電源 310連接，電源310可以與電源電壓VDD3(例如，1. 8V)連接。反相器120A可包括至少一個第一類型的晶體管，例如，P型晶體管P9。晶體管P9 可以與晶體管P8連接。晶體管P9的柵極可以與反相器120A的輸入節(jié)點連接。晶體管P9 可以與電源電壓VDD3(例如，1.8V)連接。在輸入端301處接收3. 3-V電壓信號的實施例中，3. 3_V電壓信號可導致晶體管 P8的導通。導通的晶體管P8可以將3. 3-V電壓信號連接至晶體管P7的柵極，使晶體管P7 導通。3.3-V電壓信號還可以使晶體管P9截止并使晶體管N7導通。導通的晶體管N7可以 將電源電壓VDD3與輸出節(jié)點303連接。輸出節(jié)點303可輸出具有電源電壓VDD3的電壓信號。在輸入節(jié)點301處接收O-V電壓信號的其他實施例中，O-V電壓信號使晶體管P9 導通并使晶體管N7截止。導通的晶體管P9可以將電源電壓VDD3與晶體管P7的柵極連接， 使晶體管P7導通。導通的晶體管P7可以將電源電壓VDDl與輸出節(jié)點303連接。輸出節(jié) 點303可輸出具有電源電壓VDDl的電壓信號。可以發(fā)現(xiàn)，晶體管P7的柵極可以接收在大約1. 8V和大約3. 3V之間擺動的電壓信 號。由于電壓擺動，晶體管P7的柵極和源極之間的壓降Ves可以不大于大約1.8V。1.8V或 更低的壓降Ves可以如我們所愿地減少柵極介電層集成問題。在一些實施例中，晶體管N7 可以為高電壓(HV)器件。HV器件可具有不對稱的源極和漏極結構。例如，HV器件的漏極 側可具有輕摻雜的漏極(LDD)，其可以維持HV器件的漏極和源極之間的壓降VDS。不對稱的 HV器件可以如我們所愿地減少熱載流子注入問題。圖4是示出包括設置在基板上的示例性集成電路的系統(tǒng)的示意圖。在圖4中，系 統(tǒng)400可包括設置在基板401上的集成電路402?；?01可包括印刷電路板(PCB)、印刷 布線板和/或其他能夠承載集成電路的載體。相應地，集成電路402可以與上面參照圖1 描述的集成電路100類似。集成電路402可以電連接至基板401。在一些實施例中，集成電 路402可以通過凸點405與基板401電連接。在一些其他實施例中，集成電路402可通過 引線結合來與基板401電連接。系統(tǒng)400可以是諸如計算機、無線通信設備、計算機相關外 圍設備、娛樂設備等的電子系統(tǒng)的一部分。
在一些實施例中，系統(tǒng)400包括集成電路402，其可以在一個I C中提供一個整體 系統(tǒng)、所謂的片上系統(tǒng)(SOC)或集成電路上系統(tǒng)(SOIC)器件。例如，這些SOC器件可以提 供需要在單個集成電路中實現(xiàn)蜂窩電話、個人數(shù)字助理(PDA)、數(shù)字VCR、數(shù)字攝像機、數(shù)碼 相機、MP3播放器等的所有電路。前面概述了多個實施例的部件，使得本領域的技術人員可以更好地理解本公開的 各個方面。本領域的技術人員應該理解，他們可以容易地使用本公開作為設計或修改用于 執(zhí)行本文所描述實施例的相同目的和/或實現(xiàn)相同優(yōu)點的其他工藝和結構的基礎。本領域 的技術人員還應該意識到，這種等效構造不背離本公開的精神和范圍，在不背離本公開的 精神和范圍的情況下可以進行各種改變、替換和修改。
權利要求
1.一種集成電路，包括電平移位器，被配置為用于接收在第一電壓電平和第二電壓電平之間擺動的第一電壓 信號，輸出在所述第一電壓電平和第三電壓電平之間擺動的第二電壓信號，其中，所述第三 電壓電平大于所述第二電壓電平；以及反相器，與所述電平移位器連接，所述反相器被配置為接收所述第二電壓，輸出在所述 第三電壓電平和第四電壓電平之間擺動的第三電壓信號，其中，所述第四電壓電平小于所 述第三電壓電平且大于所述第一電壓電平。
2.根據(jù)權利要求1所述的集成電路，其中，所述電平移位器包括連接在第一電源節(jié)點 和所述電平移位器的輸出節(jié)點之間的第一類型的第一晶體管，所述第一電源節(jié)點與所述第 三電壓電平連接，并且所述第一類型的第一晶體管的柵極被配置為接收在所述第三電壓電 平和所述第四電壓電平之間擺動的第四電壓信號。
3.根據(jù)權利要求2所述的集成電路，其中，所述第一類型的第一晶體管是第一高電壓 (HV)器件。
4.根據(jù)權利要求2所述的集成電路，其中，所述第一類型的第一晶體管的源極和柵極 之間的壓降不大于所述第三電壓電平和所述第四電壓電平之間的差值。
5.根據(jù)權利要求2所述的集成電路，其中，所述電平移位器還包括第一類型的第二晶體管，與所述電平移位器的所述輸出節(jié)點連接；以及第一類型的第三晶體管，與所述第一類型的第二晶體管連接，其中，所述第一類型的第 三晶體管的柵極與所述電平移位器的輸出節(jié)點連接。
6.根據(jù)權利要求5所述的集成電路，其中，所述電平移位器還包括至少一個第二類型 的第一晶體管，與所述電平移位器的輸出節(jié)點連接，并且所述至少一個第二類型的第一晶 體管包括第二高電壓(HV)器件。
7.根據(jù)權利要求1所述的集成電路，其中，所述反相器包括連接在第二電源節(jié)點和所 述反相器的輸出節(jié)點之間的所述第一類型的第四晶體管，所述第二電源節(jié)點與所述第三電 壓電平連接，并且所述第一類型的第四晶體管的柵極被配置為接收在所述第三電壓電平和 所述第四電壓電平之間擺動的第五電壓信號。
8.根據(jù)權利要求7所述的集成電路，其中，所述第一類型的第四晶體管的源極和柵極 之間的壓降不大于所述第三電壓電平和所述第四電壓電平之間的差值。
9.一種集成電路，包括電平移位器，包括第一類型的第一晶體管，連接在第一電源節(jié)點和所述電平移位器的第一輸出節(jié)點之間；至少一個第二類型的第一晶體管，與所述電平移位器的第一輸出節(jié)點連接；所述第一類型的第二晶體管，與所述電平移位器的第一輸出接點連接；以及所述第一類型的第三晶體管，與所述第一類型的第二晶體管連接，其中，所述第一類型 的第三晶體管的柵極與所述電平移位器的第一輸出節(jié)點連接；以及反相器，與所述電平移位器連接。
10.一種電平移位器，包括至少一個輸入節(jié)點，被配置為接收在第一電壓電平和第二電平電源之間擺動的第一電壓信號；至少一個輸出節(jié)點，被配置為輸出對應于所述第一電壓信號的第二電壓信號，所述第 二電壓信號在所述第一電壓電平和第三電壓電平之間擺動，其中，所述第三電壓電平大于 所述第二電壓電平；以及至少一個第一類型的第一晶體管，連接在所述至少一個輸入節(jié)點和所述至少一個輸出 節(jié)點之間，其中，所述至少一個第一類型的第一晶體管的柵極用于接收在所述第三電壓電 平和第四電壓之間擺動的第三電壓信號，所述第四電壓電平大于所述第一電壓電平且小于 所述第三電壓電平。
全文摘要
一種集成電路，包括電平移位器，該電平移位器被配置為接收在第一電壓電平和第二電壓電平之間擺動的第一電壓信號，輸出在第一電壓電平和第三電壓電平之間擺動的第二電壓信號。第三電壓電平大于第二電壓電平。反相器與電平移位器連接。反相器可接收第二電壓，輸出在第三電壓電平和第四電壓電平之間擺動的第三電壓信號。第四電壓電平小于第三電壓電平并大于第一電壓電平。
文檔編號H03K19/0185GK102045057SQ20101052348
公開日2011年5月4日 申請日期2010年10月20日 優(yōu)先權日2009年10月23日
發(fā)明者陳柏廷 申請人:臺灣積體電路制造股份有限公司