一種電平移位電路的制作方法
【專(zhuān)利摘要】本發(fā)明屬于電子技術(shù)領(lǐng)域，具體涉及一種電平移位電路。本發(fā)明的電平移位電路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一電流源、第二電流源和反相器。本發(fā)明的有益效果為，本發(fā)明的電平位移電路與目前典型的電平位移電路相比具有穩(wěn)定性高、速度快的特點(diǎn)。
【專(zhuān)利說(shuō)明】
_種電平移位電路
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于電子技術(shù)領(lǐng)域，具體涉及一種電平移位電路。
【背景技術(shù)】
[0002]電平位移電路在驅(qū)動(dòng)電路中作用是實(shí)現(xiàn)不同電平之間的轉(zhuǎn)換，控制信號(hào)從一種電平經(jīng)過(guò)電平位移電路轉(zhuǎn)換成另一種電平控制信號(hào)。電平位移電路在驅(qū)動(dòng)電路中是一種重要的電路。目前已經(jīng)報(bào)道的電平位移電路，在電路結(jié)構(gòu)成本、功耗、穩(wěn)定性、速度等方面還不能很好的兼顧，譬如初態(tài)紊亂、速度慢、功耗大等問(wèn)題。如何設(shè)計(jì)出滿(mǎn)足高穩(wěn)態(tài)、快速的電平位移電路對(duì)于優(yōu)化整體驅(qū)動(dòng)電路有著重要的作用。目前典型的電平位移電路如圖1所示。基本工作原理為:Vin輸入為一種電平邏輯信號(hào)，通過(guò)INV反相器在MNl，MN2管的柵極信號(hào)構(gòu)成相位相反的互補(bǔ)邏輯電平，控制麗I，麗2管的開(kāi)關(guān)，結(jié)合MPl和MP2構(gòu)成的鎖存結(jié)構(gòu)，將輸出電壓Voutl，Vout2分別輸出對(duì)應(yīng)的高低電平，將信號(hào)電平從INV的電源轉(zhuǎn)換為GND和VDD范圍內(nèi)信號(hào)，實(shí)現(xiàn)電平位移的功能。圖中虛線框中電阻R，電容C是為了使電路有確定的初態(tài)而采取的方法，電阻和電容采用其中任一個(gè)均能達(dá)到效果，但是這樣方法會(huì)對(duì)電平位移電路的功耗產(chǎn)生較大影響；同時(shí)，該電路在輸入電平跳轉(zhuǎn)的時(shí)候，由于電阻或者電容的影響，導(dǎo)致電路響應(yīng)速度較慢。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的是為了解決典型的電平位移電路存在的上述問(wèn)題，提出了新的電路結(jié)構(gòu)，提高了電平位移電路的性能。
[0004]本發(fā)明的技術(shù)方案為:一種電平移位電路，包括第一 PMOS管MPl、第二 PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一匪OS管MNl、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五匪OS管MN5、第六NMOS管MN6、第一電流源、第二電流源和反相器;其中，
[0005]第一 PMOS管MPl的源極接電源，其柵極接第二 PMOS管MP2的漏極和第五PMOS管MP5的漏極；
[0006]第二 PMOS管MP2的源極接電源，其柵極接第一 PMOS管MPl的漏極和第三PMOS管MP3的漏極；
[0007]第三PMOS管MP3的源極接電源，其柵極接第四PMOS管MP4的漏極；
[0008]第四PMOS管MP4的源極接電源，其柵極與漏極互連；
[0009]第五PMOS管MP5的源極接電源，其柵極接第六PMOS管MP6的漏極；
[0010]第六PMOS管MP6的源極接電源，其柵極與漏極互連；
[0011]第一匪OS管MNl的漏極接第一 PMOS管MPl的漏極和第三PMOS管MP3的漏極，第一NMOS管麗I的柵極接外部輸入信號(hào)，第一 NMOS管麗I的源極接地；
[0012]第二匪OS管MN2的漏極接第二 PMOS管MP2的漏極和第五PMOS管MP5的漏極，第二NMOS管MN2的柵極接反相器的輸出端;第二 NMOS管MN2的源極接地；
[0013]反相器的輸入端接外部輸入信號(hào)；
[0014]第三匪OS管麗3的漏極接第六匪OS管麗6的源極，第三匪OS管麗3的柵極接反相器的輸出端，第三NMOS管MN3的源極接地；
[0015]第四匪OS管麗4的漏極接第五匪OS管麗5的源極，第四匪OS管麗4的柵極接外部輸入信號(hào)，第四NMOS管MN4的源極接地；
[0016]第五匪OS管MN5的漏極接第六PMOS管MP6的漏極，第五匪OS管MN5的柵極接第一PMOS管MPl的漏極和第三PMOS管MP3的漏極；
[0017]第六匪OS管MN6的漏極接第四PMOS管MP4的漏極，第六匪OS管MN6的柵極接第二PMOS管MP2的漏極和第五PMOS管MP5的漏極；
[0018]第一電流源的一端接第一NMOS管MNl的漏極，第一電流源的另一端接地；
[0019 ]第二電流源的一端接第四NMOS管MN4的漏極，第二電流源的另一端接地；
[0020]第二PMOS管MP2漏極與第五PMOS管MP5漏極的連接點(diǎn)為電平移位電路的第一輸出端，第一 PMOS管MPl漏極與第三PMOS管MP3漏極的連接點(diǎn)為電平以為電路的第二輸出端。
[0021]本發(fā)明的有益效果為，本發(fā)明的電平位移電路與目前典型的電平位移電路相比具有穩(wěn)定性高、速度快的特點(diǎn)。
【附圖說(shuō)明】
[0022]圖1為傳統(tǒng)的電平位移電路圖；
[0023]圖2為本文提出的高穩(wěn)態(tài)快速電平位移電路圖；
[0024]圖3為本文提出的高穩(wěn)態(tài)快速電平位移電路輸入電平O跳變?yōu)镮時(shí)的第一階段示意圖；
[0025]圖4為本文提出的高穩(wěn)態(tài)快速電平位移電路輸入電平O跳變?yōu)镮時(shí)的第二階段示意圖；
[0026]圖5為本文提出的高穩(wěn)態(tài)快速電平位移電路輸入電平O跳變?yōu)镮時(shí)的第三階段示意圖；
[0027]圖6為本文提出的高穩(wěn)態(tài)快速電平位移電路輸入電平I跳變?yōu)镺時(shí)的第一階段示意圖；
[0028]圖7為本文提出的高穩(wěn)態(tài)快速電平位移電路輸入電平I跳變?yōu)镺時(shí)的第二階段示意圖；
[0029]圖8為本文提出的高穩(wěn)態(tài)快速電平位移電路輸入電平I跳變?yōu)镺時(shí)的第三階段示意圖。
【具體實(shí)施方式】
[0030]下面結(jié)合附圖，詳細(xì)描述本發(fā)明的技術(shù)方案:
[0031]電路中電流源I的作用是確定電路的初態(tài)，如:在電路上電的過(guò)程中，Vin的狀態(tài)不定可能使得MNl、MN2、MN3、MN4管全部關(guān)掉，如果沒(méi)有電流源I的存在，則使得輸出Vout 1、Vout2為不確定狀態(tài)，造成輸出狀態(tài)紊亂，電流源12這時(shí)通過(guò)MP5、MP6電流鏡對(duì)Voutl節(jié)點(diǎn)充電將Voutl拉高，電流源11通過(guò)對(duì)節(jié)點(diǎn)￥01^2放電將￥01^2拉低，確定電路初始狀態(tài)。
[0032]本發(fā)明中快速的特點(diǎn)通過(guò)瞬態(tài)增強(qiáng)的架構(gòu)實(shí)現(xiàn)。下面分析輸入Vin跳變時(shí)電路的工作情況。當(dāng)Vin從O跳轉(zhuǎn)為I時(shí):Vin為O時(shí)，Voutl為O，Vout2為I; Vin跳變?yōu)镮時(shí)，使得MNl、麗4管開(kāi)啟，MN3、MN2管關(guān)斷；第一階段(圖3所示)是Vout2從高電平VDD下降到VDD-VTHP時(shí)，MP2管關(guān)斷，MN5管處于開(kāi)啟狀態(tài)，這樣MN5、MP6這一支路的電流(圖3中13所示)通過(guò)MP5、MP6電流鏡對(duì)節(jié)點(diǎn)VoutI進(jìn)行充電，拉高VoutI的電位，Vout2節(jié)點(diǎn)電位由于麗I管開(kāi)啟進(jìn)行放電而拉低；第二階段(圖4所示)是Vout2下降到小于VDD-VTHP且大于VDSN4+VTHN時(shí)，這期間MP2、麗5管都開(kāi)啟，流過(guò)MP2的電流(圖4中14所示)與流過(guò)MN5的電流(圖4中13所示)一起對(duì)節(jié)點(diǎn)VoutI進(jìn)行充電，拉高VoutI的電位;與此同時(shí)，在VoutI電位拉高時(shí)會(huì)減小流過(guò)MPl管的電流(圖4中15所示)，從而避免因麗I下拉能力不夠而使Vout2電壓不能下降的情況，在瞬態(tài)時(shí)具有高穩(wěn)定性;而且，Vout2電壓下降反過(guò)來(lái)會(huì)使得流過(guò)MP2的電流(圖4中14所示)增大，加速使Voutl上升，形成正反饋過(guò)程，第一、二階段是本電路實(shí)現(xiàn)瞬態(tài)增強(qiáng)的機(jī)制，加速使Voutl拉高，Vout2拉低;第三階段(圖5所示)是Vout2下降到小于VDSN4+VTHN時(shí)，MN5管關(guān)斷，此時(shí)只有流過(guò)MP2的電流(圖5中14所示)對(duì)節(jié)點(diǎn)Vou 11充電，Vou 11節(jié)點(diǎn)電位拉高至VDD，過(guò)程中當(dāng)Voutl大于VDD-VTHP時(shí)，MPl管關(guān)斷，Vout2節(jié)點(diǎn)電壓由MNl管放電下降為O。
[0033]當(dāng)Vin從I跳轉(zhuǎn)為O時(shí):Vin為I時(shí)，Voutl為l，Vout2為0;￥丨11為0時(shí)，使得1^2、]\^3管開(kāi)啟，麗1、MN4管關(guān)斷；第一階段(圖6所示)是Voutl從高電平VDD下降到VDD-VTHP時(shí)，MPl管關(guān)斷，麗6管處于開(kāi)啟狀態(tài)，這時(shí)麗3、麗6、MP4這一支路的電流(圖6中16所示)通過(guò)MP3、MP4電流鏡鏡像后與電流源11進(jìn)行電流比較，又因?yàn)?1值很小，節(jié)點(diǎn)Vout2電位拉高，節(jié)點(diǎn)Vout I電位由流過(guò)麗2管電流(圖6中19所示)與流過(guò)MP2管電流(圖6中18所示)及電流鏡MP5、MP6鏡像電流12之和進(jìn)行比較，拉低Voutl電位;第二階段(圖7所示)是Voutl下降到小于VDD-VTHP且大于VDSN4+VTHN時(shí)；這期間麗6、MPI管都開(kāi)啟，流過(guò)MP3管的電流(圖7中16所示)與流過(guò)MPI管的電流(圖7中17所示)求和后與電流Il進(jìn)行比較，拉高Vout2的電位;與此同時(shí)，在Vout2電位拉高時(shí)會(huì)減小流過(guò)MP2管的電流(圖7中18所示)，從而避免因MN2下拉能力不夠而使Voutl電壓不能下降的情況，在瞬態(tài)時(shí)具有高穩(wěn)定性;而且，Voutl電壓下降反過(guò)來(lái)會(huì)使得流過(guò)MPl的電流(圖7中17所示)增大，加速使Vout2上升，形成正反饋過(guò)程，第一、二階段是本電路實(shí)現(xiàn)瞬態(tài)增強(qiáng)的機(jī)制，加速使Vout2拉高，Voutl拉低;第三階段(圖8所示)是Voutl下降到小于VDSN3+VTHN時(shí)，麗6管關(guān)斷，此時(shí)只有流過(guò)MPI的電流(圖8中17所示)與電流11比較，這時(shí)MPl管的柵源電壓很大，Il又很小，這樣Vout2節(jié)點(diǎn)電位拉高至近似為VDD，過(guò)程中當(dāng)Vout2大于VDD-VTHP時(shí)，MP2管關(guān)斷，Voutl節(jié)點(diǎn)電壓由MN2管電流(圖8中19所示)與MP5、MP6電流鏡鏡像電流12進(jìn)行比較，由于MN2柵源電壓很大，12又很小，節(jié)點(diǎn)Voutl電位拉低近似為O。以上通過(guò)對(duì)Vin的跳變進(jìn)行分析可以看出輸出跳轉(zhuǎn)速度很快，并且在瞬態(tài)時(shí)也保證了電路的穩(wěn)定性。
[0034]本發(fā)明的有益效果為，設(shè)計(jì)了一種高穩(wěn)態(tài)快速電平位移電路，在電路初態(tài)及瞬態(tài)中均保持高穩(wěn)態(tài)，在電平跳變中通過(guò)瞬態(tài)增強(qiáng)使得跳變速度很快，具有高穩(wěn)態(tài)、快速的特點(diǎn)。
【主權(quán)項(xiàng)】
1.一種電平移位電路，包括第一PMOS管MPl、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管 MP4、第五 PMOS 管 MP5、第六 PMOS 管 MP6、第一 NMOS 管 MNl、第二 NMOS 管 MN2、第三 NMOS 管 MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一電流源、第二電流源和反相器;其中，第一 PMOS管MPl的源極接電源，其柵極接第二 PMOS管MP2的漏極和第五PMOS管MP5的漏極； 第二 PMOS管MP2的源極接電源，其柵極接第一 PMOS管MPl的漏極和第三PMOS管MP3的漏極； 第三PMOS管MP3的源極接電源，其柵極接第四PMOS管MP4的漏極； 第四PMOS管MP4的源極接電源，其柵極與漏極互連； 第五PMOS管MP5的源極接電源，其柵極接第六PMOS管MP6的漏極； 第六PMOS管MP6的源極接電源，其柵極與漏極互連； 第一匪OS管麗I的漏極接第一 PMOS管MPI的漏極和第三PMOS管MP3的漏極，第一WOS管麗I的柵極接外部輸入信號(hào)，第一 NMOS管麗I的源極接地； 第二匪OS管麗2的漏極接第二 PMOS管MP2的漏極和第五PMOS管MP5的漏極，第二WOS管MN2的柵極接反相器的輸出端;第二 NMOS管MN2的源極接地； 反相器的輸入端接外部輸入信號(hào)； 第三匪OS管麗3的漏極接第六匪OS管麗6的源極，第三匪OS管麗3的柵極接反相器的輸出端，第三NMOS管MN3的源極接地； 第四匪OS管麗4的漏極接第五匪OS管麗5的源極，第四匪OS管麗4的柵極接外部輸入信號(hào)，第四NMOS管MN4的源極接地； 第五匪OS管麗5的漏極接第六PMOS管MP6的漏極，第五匪OS管麗5的柵極接第一 PMOS管MPl的漏極和第三PMOS管MP3的漏極； 第六匪OS管麗6的漏極接第四PMOS管MP4的漏極，第六匪OS管麗6的柵極接第二 PMOS管MP2的漏極和第五PMOS管MP5的漏極； 第一電流源的一端接第一 NMOS管MNl的漏極，第一電流源的另一端接地； 第二電流源的一端接第四NMOS管MN4的漏極，第二電流源的另一端接地； 第二 PMOS管MP2漏極與第五PMOS管MP5漏極的連接點(diǎn)為電平移位電路的第一輸出端，第一 PMOS管MPl漏極與第三PMOS管MP3漏極的連接點(diǎn)為電平以為電路的第二輸出端。
【文檔編號(hào)】H03K19/0185GK105915207SQ201610218940
【公開(kāi)日】2016年8月31日
【申請(qǐng)日】2016年4月11日
【發(fā)明人】周澤坤, 董瑞凱, 張家豪, 王卓, 張波
【申請(qǐng)人】電子科技大學(xué)