帶有掃描結(jié)構(gòu)的三級偽單相時鐘觸發(fā)器的制造方法
【技術(shù)領域】
[0001]本發(fā)明屬于集成電路觸發(fā)器技術(shù)領域，具體涉及一種帶有掃描結(jié)構(gòu)的三級偽單相時鐘觸發(fā)器。
【背景技術(shù)】
[0002]觸發(fā)器作為大規(guī)模數(shù)字集成電路的基本的時序單元，隨著集成度的提升，它對集成電路的頻率、功耗和面積的影響越來越大。因此，觸發(fā)器的設計應當盡可能的滿足以下要求:
[0003](I)要盡可能的使它具有更好的時間效率，即使觸發(fā)器的建立時間(Tsetup)、保持時間(Thcild)和時鐘跳變到輸出的時間(Taitj)盡可能的??；
[0004](2)電路動態(tài)翻轉(zhuǎn)過程中不存在競爭；
[0005](3)觸發(fā)器在設計中應帶有掃描的結(jié)構(gòu)，以確保數(shù)字集成電路可測試性；
[0006](4)觸發(fā)器在設計中應考慮到減小面積和功率的消耗，在保證時間效率的前提下盡可能減小面積和功耗的犧牲。
[0007]目前常用的傳統(tǒng)主從D觸發(fā)器因為它結(jié)構(gòu)簡單、功耗和面積小，大多數(shù)標準單元庫都是采用這種結(jié)構(gòu)，但其具有較大Ts_p。脈沖型D觸發(fā)器雖然具有負的Ts_jP較小的Tck ?，但其產(chǎn)生的時鐘脈沖寬度的調(diào)控難度大，脈沖太寬則Thcild較大，脈沖太窄又不利于數(shù)據(jù)傳輸?shù)恼_性，此外，脈沖觸發(fā)器的面積犧牲也比較大。
[0008]以上研究均不能滿足所述需求。申請?zhí)枮镃N200810168567的中國專利公開了一種可掃描的D觸發(fā)器結(jié)構(gòu)，它由源極耦合邏輯、耦合到源極耦合邏輯的鎖存器電路和輸出緩沖器組成，其中源極耦合邏輯包括用于讀時鐘輸入的觸發(fā)器電路、具有多個晶體管的可掃描輸入電路、用于第一輸出的第一反饋電路以及用于第二輸出的第二反饋電路。此種結(jié)構(gòu)的觸發(fā)器具有面積小且速度快的特點，但其第一反饋電路在動態(tài)翻轉(zhuǎn)過程中存在競爭，會產(chǎn)生額外的功耗，并且該觸發(fā)器的輸出Q會有一個毛刺。
[0009]對于新的觸發(fā)器的研究，要在原有研究的基礎上，在保證可測性的前提下追求更好的時間和功耗的綜合性能，并且盡量減少面積的消耗。

【發(fā)明內(nèi)容】

[0010]針對現(xiàn)有技術(shù)存在的缺陷，本發(fā)明提出了一種帶有掃描結(jié)構(gòu)的三級偽單相時鐘觸發(fā)器，其是一種時鐘上升沿觸發(fā)的帶有掃描結(jié)構(gòu)的三級偽單相時鐘觸發(fā)器，其能夠滿足【背景技術(shù)】中提到的觸發(fā)器設計中要求的四個要求。
[0011]—種帶有掃描結(jié)構(gòu)的三級偽單相時鐘觸發(fā)器，其特征在于:它由控制信號產(chǎn)生電路、數(shù)據(jù)產(chǎn)生電路、第二級動態(tài)電路和數(shù)據(jù)輸出電路四個部分組成，它是上升沿觸發(fā)的觸發(fā)器，有四個輸入端和一個輸出端，觸發(fā)器的四個輸入端分別是數(shù)據(jù)線信號輸入端、時鐘信號輸入端、掃描輸入端和選擇信號輸入端；觸發(fā)器的輸出端輸出輸出信號Q，數(shù)據(jù)線信號D從數(shù)據(jù)線信號輸入端輸入；時鐘信號CK從時鐘信號輸入端輸入；掃描輸入SI從掃描輸入端輸入，選擇信號SE從選擇信號輸入端輸入，觸發(fā)器的輸出端輸出輸出信號D。
[0012]控制信號產(chǎn)生電路包含兩個輸入端和三個輸出端，控制信號產(chǎn)生電路的兩個輸入端為時鐘信號輸入端和選擇信號輸入端，控制信號產(chǎn)生電路的輸出端為輸出端CKBB，時鐘信號CK從時鐘信號輸入端輸入，選擇信號SE從選擇信號輸入端輸入，選擇信號SE經(jīng)反相器后輸出其反相信號SB，時鐘信號CK的反相信號與選擇信號SE的反相信號SB與非后輸出信號Cl，當選擇信號SE為低電平時，傳輸?shù)臄?shù)據(jù)為數(shù)據(jù)線信號D，當選擇信號SE為高電平時，傳輸?shù)臄?shù)據(jù)為掃描輸入SI。其中控制信號產(chǎn)生電路的輸出端CKBB輸出的CKBB信號為偽單相時鐘，即時鐘信號CK經(jīng)過兩級反相器后的時鐘信號，它的相位和時鐘信號CK相同。
[0013]具體地，控制信號產(chǎn)生電路由第一與非門以及三個反相器組成。第一反相器的輸入端INl連接時鐘信號CK，第一反相器的輸出端OUTl連接第二反相器的輸入端IN2，第二反相器的輸出端0UT2為CKBB輸出端，第三反相器的輸入端IN3連接選擇信號SE，第三反相器的輸出端0UT3輸出選擇信號SE的反相信號SB，第一與非門的第一輸入端I匪I連接第一反相器的輸出端OUTl，第一與非門的第二輸入端I匪2連接第三反相器的輸出端0UT3，第一與非門的輸出端OUTMl輸出信號Cl。
[0014]數(shù)據(jù)產(chǎn)生電路包含七個輸入端和一個輸出端，數(shù)據(jù)產(chǎn)生電路的輸入端包括Cl輸入端、數(shù)據(jù)線信號輸入端、掃描輸入端、選擇信號輸入端、SB輸入端、時鐘信號輸入端以及第二級動態(tài)電路的輸出端NET2，數(shù)據(jù)產(chǎn)生電路的輸出端為輸出端NETl。Cl輸入端輸入信號Cl，數(shù)據(jù)線信號輸入端輸入數(shù)據(jù)線信號D，掃描輸入端輸入掃描輸入SI，選擇信號輸入端輸入選擇信號SE，信號SB輸入端輸入選擇信號SE的反相信號SB，時鐘信號輸入端輸入時鐘信號CK，第二級動態(tài)電路的輸出端NET2也作為數(shù)據(jù)產(chǎn)生電路的輸入端，
[0015]數(shù)據(jù)產(chǎn)生電路由第一 PMOS管、第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管以及第五NMOS管組成。第一 PMOS管的源極Psl連接電源VDD，柵極Pgl連接Cl輸入端，漏極Pdl連接第二PMOS管的源極Ps2 ;第二 PMOS管的源極Ps2連接第一 PMOS管的漏極Pdl，柵極Pg2連接數(shù)據(jù)線信號輸入端，漏極Pd2作為輸出端NETl ;第三PMOS管的源極Ps3連接電源VDD，柵極Pg3連接SB輸入端，漏極Pd3連接第四PMOS管的源極Ps4 ;第四PMOS管的源極Ps4與第三PMOS管的漏極Pd3相連，柵極Pg4連接掃描輸入端，漏極Pd4連接第五PMOS管的源極Ps5 ;第五PMOS管的源極Ps5連接第四PMOS管的漏極Pd4，柵極Pg5連接時鐘信號輸入端，漏極Pd5作為輸出端NETl ;第一 NMOS管的源極Nsl接地，柵極Ngl連接SB輸入端，漏極Ndl連接第二 NMOS管的源極Ns2 ;第二 NMOS管的源極Ns2接第一 NMOS管的漏極Ndl，柵極Ng2連接數(shù)據(jù)線信號輸入端，漏極Nd2連接第三NMOS管的源極Ns3 ;第三NMOS管的源極Ns3接第二 NMOS管的漏極Nd2，柵極Ng3連接第二級動態(tài)電路的輸出端NET2，漏極Nd3作為輸出端NETl ;第四NMOS管的源極Ns4接地VSS，柵極Ng4連接選擇信號輸入端，漏極Nd4連接第五NMOS管的源極Ns5 ?’第五NMOS管的源極Ns5接第四NMOS管的漏極Nd4，柵極Ng5連接掃描輸入端，漏極Nd5連接第三NMOS管的源極Ns3。
[0016]第二級動態(tài)電路包含兩個輸入端和一個輸出端，輸入端包括數(shù)據(jù)產(chǎn)生電路的輸出端NET1，時鐘信號輸入端，第二級動態(tài)電路的輸出端為輸出端NET2。時鐘信號輸入端輸入時鐘信號CK。
[0017]第二級動態(tài)電路由第四反相器、第六PMOS管、第七PMOS管、第八PMOS管、第六NMOS管、第七NMOS管和第八NMOS管組成。第六PMOS管的源極Ps6連接電源VDD，柵極Pg6連接數(shù)據(jù)產(chǎn)生電路的輸出端NETl，漏極Pd6連接第七PMOS管的柵極Pg7 ;第七PMOS管的源極Ps7接電源VDD，柵極Pg7連接第六PMOS管的漏極Pd6，漏極Pd7接數(shù)據(jù)產(chǎn)生電路的輸出端NETl ;第八PMOS管的源極Ps8連接電源VDD，柵極Pg8連接時鐘信號輸入端，漏極Pd8接第二級動態(tài)電路的輸出端NET2 ;第四反相器的輸入端INV4接數(shù)據(jù)產(chǎn)生電路的輸出端NETI，第四反相器的輸出端0UT4接第六NMOS管的柵極Ng6 ;第六NMOS管的源極Ns6接第七NMOS管的源極Ns7，柵極Ng6連接第四反相器的輸出端0UT4，漏極Nd6連接數(shù)據(jù)產(chǎn)生電路的輸出端NETl ;第七NMOS管的源極Ns7接第八NMOS管的漏極Nd8，柵極Ng7連接數(shù)據(jù)產(chǎn)生電路的輸出端NET1，漏極Nd7連接第二級動態(tài)電路的輸出端NET2 ;第八NMOS管的源極Ns8接地VSS,柵極Ng8連接時鐘信號輸入端，漏極Nd8連接第七NMOS管的源極Ns7。
[0018]數(shù)據(jù)輸出電路包含三個輸入端和一個輸