一種基于憶阻的非易失性d觸發(fā)器電路的制作方法
【技術領域】
[0001] 本實用新型屬于數(shù)字電路領域，更具體地，設及一種基于憶阻的非易失性D觸發(fā)器 電路。
【背景技術】
[0002] 憶阻器是除電阻、電容、電感之外的第四種基本電路元件。憶阻器的概念最先由加 州大學伯克利分校的蔡少堂化eon. 0. Chua)教授于1971年提出。眾所周知，電阻R (Resistor)表示電路中電壓與電流之間的關系，電容C(化pacitor)表示電荷量和電壓之間 的關系，電感U Inductor)表示磁通量與電流之間的關系。根據(jù)對稱性理論，蔡少堂認為理 論上存在一種元件，表示磁通量與電荷量之間的關系。由于運種元件具備和電阻同樣的單 位(歐姆），同時具備非易失性，只有在電流流過的情況下，憶阻值才會改變，因此蔡少堂才 將運種元件命名為憶阻器(Memristor)。
[0003] 2008年，惠普實驗室基于Pt-TiOs-Pt材料首次制造出了實物憶阻器。自從憶阻器 實物問世W來，憶阻器已經成為一個全新的研究熱點，在存儲、人工神經網(wǎng)絡W及邏輯計算 等領域中得到越來越多的研究和應用。
[0004] 觸發(fā)器是一種應用在數(shù)字電路上且具有記憶功能的時序邏輯基本組件，因此是構 成時序邏輯電路W及各種復雜數(shù)字系統(tǒng)的最基本邏輯單元。D觸發(fā)器的特性為：當控制信號 CP = O時，輸出信號保持；當控制信號CP=I時，輸出信號與輸入相同。運種特性可W構造鎖 存器W及構成其他類型的觸發(fā)器，所WD觸發(fā)器是數(shù)字系統(tǒng)的時序電路的重要基礎。
[0005] 在現(xiàn)有技術中，由D觸發(fā)器構成的時序電路中通常只能在能夠提供穩(wěn)定電源場合 下工作，如果在一些需要斷電時保持其中間工作狀態(tài)的場合，則需要外加存儲單元實現(xiàn)非 易失性。
[0006] 憶阻器具有非易失性，即使斷電也不會丟失數(shù)據(jù)，因此在信號保持方面具有極大 優(yōu)勢。將憶阻器的存儲能力和數(shù)據(jù)處理能力結合起來，用在D觸發(fā)器的信號保持中，可W極 大的提高速度并降低功耗，同時憶阻器為納米級的器件也有效地減少了器件的體積。
[0007] 在中國實用新型專利說明書CN103051307A中公開了一種基于憶阻器的非揮發(fā)D觸 發(fā)器，雖然該電路充分利用憶阻的非易失與阻變特性，實現(xiàn)D觸發(fā)器的功能，但是也存在明 顯缺陷：要求兩個反相串聯(lián)的憶阻器的初始狀態(tài)分別處于高阻和低阻狀態(tài)，否則輸出端的 反相器的可能不能正確的識別初始狀態(tài);憶阻器的阻值發(fā)生變化需要時間，使得傳輸延遲 時間（時鐘脈沖CP上升沿至輸出端新狀態(tài)穩(wěn)定建立起來的時間定義為傳輸延遲時間)變長。 【實用新型內容】
[000引針對現(xiàn)有技術缺陷或者技術需求，本實用新型提供了一種基于憶阻器的非易失性 D觸發(fā)器電路，其目的在于既可利用憶阻器的阻變特性來實現(xiàn)觸發(fā)功能，又利用憶阻器的非 易失性實現(xiàn)鎖存功能，同時通過改進電路結構提高電路的響應速度。
[0009]本實用新型提供了一種基于憶阻的非易失性D觸發(fā)器，包括憶阻器ME、定值電阻R、 第一 MOS管、第二MOS管、第SMOS管、第一反相器NI、第二反相器N2和第S反相器N3;所述第 一 MOS管的控制端作為時鐘信號輸入端CP，所述第一 MOS管的一端接第一反相器Nl的輸入端 W及第二反相器N2的輸入端，所述第一 MOS管的另一端作為觸發(fā)器的信號輸入端D;所述第 一 MOS管的控制端用于控制所述第一 MOS管的一端與另一端的導通;所述第二MOS管的控制 端作為時鐘信號輸入端CP，所述第二MOS管的一端接第一反相器Nl的輸出端，所述第二MOS 管的的另一端與所述第立MOS管的一端W及憶阻器ME的第一端相連;所述第二MOS管的控制 端用于控制所述第二MOS管的一端與另一端的導通;所述第立MOS管的控制端作為時鐘信號 輸入端CP，所述第SMOS管的另一端與讀電壓Vr相連;所述第SMOS管的控制端用于控制所 述第立MOS管的一端與另一端的導通;所述第二反相器N2的輸入端還連接憶阻器ME2的第二 端W及定值電阻R的一端，所述第二反相器N2的作為觸發(fā)器的反相輸出端虧。。t .所述定值 電阻R的另一端接地;所述第=反相器N3的輸入端連接第二反相器N2的輸出端，所述第=反 相器N3的輸出端作為觸發(fā)器的正相輸出端Vnut。
[0010] 更進一步地，所述第一MOS管和所述第二MOS管均為匪OS管時，所述第；騰5管為 PMOS管;所述第一醒OS管Ml的柵極作為時鐘信號輸入端CP，所述第一 NMOS管Ml的漏極接第 一反相器Nl的輸入端W及第二反相器N2的輸入端，所述第一 NMOS管Ml的源極作為觸發(fā)器的 信號輸入端D;所述第二NMOS管M2的柵極作為時鐘信號輸入端CP，所述第二醒OS管M2的漏極 接第一反相器Nl的輸出端，所述第二NMOS管M2的源極與所述PMOS管Pl的漏極W及憶阻器ME 的第一端相連;所述PMOS管Pl的柵極作為時鐘信號輸入端CP，所述PMOS管Pl的漏極接第二 醒OS管M2的源極W及憶阻器ME的第一端，所述PMOS管Pl的源極與PMOS管Pl與讀電壓Vr相 連。
[0011] 更進一步地，當時鐘信號CP為高電平時，控制所述第一 NMOS管Ml和所述第二NMOS 管M2導通，使得觸發(fā)器輸入端信號與第二反相器N2的輸入端相連W及第一反相器Nl的輸出 端與憶阻器ME第一端相連，對所述憶阻器進行寫操作。
[0012] 更進一步地，當時鐘信號CP為低電平時，控制所述第一 NMOS管Ml和所述第二NMOS 管M2截止，而PMOS管Pl導通，使得讀電壓Vr與憶阻器ME第一端相連，對所述憶阻器進行讀操 作。
[0013] 更進一步地，憶阻器與定值電阻構成的分壓電路將存儲的阻值狀態(tài)信息轉化成電 平信號輸出。
[0014] 更進一步地，讀電壓Vr小于闊值電壓Vth。
[0015] 總體而言，通過本實用新型所構思的W上技術方案與現(xiàn)有技術相比，能夠取得下 列在非易失性存儲的有益效果：
[0016] (1)與傳統(tǒng)觸發(fā)器相比，本實用新型提供的基于憶阻器的非易失性D觸發(fā)器電路使 用的MOS管器件較少，結構得到了簡化，減小了電路面積，可W提高系統(tǒng)的集成度。
[0017] (2)憶阻器的阻值在斷電情況下不會改變，能夠在斷電情況下保存信息，所W功耗 將大大減少。
[0018] (3)與現(xiàn)有技術相比對于信號的處理速度大大提高。具體地:現(xiàn)有技術(實用新型 名稱為一種基于憶阻器的非揮發(fā)D觸發(fā)器，公開號為CN201210574495.X)也提出了基于憶阻 器的D觸發(fā)器，但是兩者電路實現(xiàn)不同；同時相比于該技術，本實用新型在處理速度上有很 大提高:在觸發(fā)階段，現(xiàn)有技術中輸入端是通過憶阻器與輸出端相連，運導致輸入信號必須 先改變憶阻器的狀態(tài)，然后才能使得輸出與輸入保持一致，而改變憶阻器的狀態(tài)需要消耗 一定時間，運就造成了在信號處理上的時間延遲;但是本實用新型在觸發(fā)階段，輸入端通過 醒OS管Ml(在觸發(fā)階段為導通狀態(tài)）與導線直接與輸出端相連，運就大大減小時間延遲，提 供信號處理速度。
【附圖說明】

[0019] 圖1是憶阻器電路符號；
[0020] 圖2是憶阻器時所表現(xiàn)出的電流一電壓曲線圖；
[0021] 圖3是本實用新型實施例提供的基于憶阻的非易失性D觸發(fā)器的具體電路圖；
[0022] 圖4是本實用新型實施例提供的基于憶阻的非易失性D觸發(fā)器的仿真波形圖。
【具體實施方式】
[0023] 為了使本實用新型的目的、技術方案及優(yōu)點更加清楚明白，W下結合附圖及實施 例，對本實用新型進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用W解釋 本實用新型，并不用于限定本實用新型。此外，下面所描述的本實用新型各個實施方式中所 設及到的技術特征只要彼此之間未構成沖突就可W相互組合。
[0024] 圖2是單個憶阻器所表現(xiàn)出來的電流-電壓特性曲線圖，從圖中可W看出，當正向 電壓值大于闊值Vth(闊值電壓Vth的大小與構成憶阻器的材料有關系，通常是根據(jù)電路設計 要求選擇合適闊值電壓的憶阻器，例如，可W為4.5V)時，憶阻器會變成低阻態(tài)；當負電壓大 于闊值-Vth時，憶阻器會變成高阻態(tài);本實用新型就是利用上面所述的憶阻器阻變特性，對 憶阻器單元的電壓范圍加 W控制，由此達到控制憶阻器狀態(tài)，實現(xiàn)觸發(fā)器的觸發(fā)功能；同時 從圖可得當憶阻器兩端的電壓在-Vth和Vth之間時，憶阻器的阻值不會發(fā)生改變，利用運種 闊值特性與分壓電路，本設計將憶阻器的阻值狀態(tài)轉化成電平信號進行輸出。
[0025] 圖3是本實用新型基于憶阻的非易失性D觸發(fā)器的電路結構示意圖。如圖3所示，該 觸發(fā)器包括憶阻器ME、定值電阻R、第一 NMOS管Ml、第二NMOS管M2、第一反相器Nl、第二反相 器N2、第S反相器N3W及PMOS管P1。其中上述Ml和M2的柵極作為時鐘信號輸入端CP，M1源極 作為觸發(fā)器的輸入端，Ml漏極接第一反相器Nl與第二反相器N2的輸入端，M2源極接第一反 相器Nl的輸出端，M2漏極接憶阻ME的第一端，PMOS管P1源極接讀電壓Vr，P1漏極接憶阻ME的 第一端，而憶阻ME第二端接定值電阻R的第一端，定值電阻R第二端與地相連，第二反相器N2 與第=反相器N3串聯(lián)，同時第二反相器N2的輸出端作為觸發(fā)器反相輸出端方。Ut,而第=反 相器N3的輸出端作為觸發(fā)器輸出端Vnut。
[0026] 在本實用新型實施例中，醒OS管可W與PMOS管互換，當Ml、M2為PMOS管且Pl為NMOS 管時，CP為低電平時電路處于觸發(fā)狀態(tài)(輸出電壓隨輸入變化），而CP為高電平是電路處于 保持狀態(tài)(輸出電壓不隨輸入變化，保持上一次的狀態(tài)輸出）。
[0027] 下面參照圖4所示的仿真波形圖具體來解釋本實用新型的觸發(fā)器的工作原理。
[002引當觸發(fā)信號CP為高電平，輸入信號D為高電平時，醒OS管Ml與M2導通，PMOS管Pl截 止，輸入信號D直接通過導線輸出至第二反相器N2的輸入端，經過第二反相器N2W及第S反 相器N3,輸出端輸出電壓Vnut輸出高電平，因為本實用新型是通過直接將信號輸出至輸出 端，而不是像現(xiàn)有技術通過先改變憶阻狀態(tài)再輸出信號，運樣使得傳輸延遲時間相對于現(xiàn) 有方案大大減??；同時憶阻器的正端與輸入信號相連接高電平，而憶阻器的負端接輸入信 號經過反相器的低電平，使得憶阻器的阻值迅速減小至低阻值Rnn;
[0029] 當觸發(fā)信號CP為高電平，輸入信號D為低電平時，醒OS管Ml與M2導通，PMOS管Pl截 止，輸入信號D直接通過導線輸出至第二反相器N2的輸入端，經過第二反相器N2W及第S反 相器N3,輸出端輸出電壓Vnut輸出低電平；同時憶阻器的正端與輸入信號相接低電平，而憶 阻器的負端接輸入信號經過反相器的高電平，使得憶阻器的阻值迅速增大至高阻值Rnff。
[0030] 當觸發(fā)信號CP為低電平時，無論輸入信號D電壓為高電平還是低電平，醒OS管Ml與 M2截止，PMOS管Pl導通，讀電壓Vr在憶阻ME與定值電阻串聯(lián)的中間點產生分壓，分壓點的電 壓為
[0031] 設置阻值R使得R〇n<<R<<R〇ff，運時當憶阻阻值M = Ron時，輸出電壓為V - V。而當憶 阻阻值M = Rnff時，輸出電壓為Vs 0。由上面觸發(fā)信號CP為高電平情況的分析可知，當D為高 電平時憶阻器的阻值已經變成低阻值R。。，所W此時輸出端仍然輸出高電平;而當D為低電平 時，憶阻器的阻值變成高阻值Rcff,所W此時輸出端仍然輸出低電平。綜上所述，CP為低電平 時實現(xiàn)了觸發(fā)器鎖存功能。
[0032] 在本實用新型實施例中，為了防止保持狀態(tài)改變憶阻器的阻值，所WVXVth。
[0033] 本實用新型所提供的一種基于憶阻的非易失性D觸發(fā)器電路，所提供的電路性能 穩(wěn)定，仿真測試效果良好。根據(jù)所提供的電路，可W進行實際樣品的制作。
[0034] 本領域的技術人員容易理解，W上所述僅為本實用新型的較佳實施例而已，并不 用W限制本實用新型，凡在本實用新型的精神和原則之內所作的任何修改、等同替換和改 進等，均應包含在本實用新型的保護范圍之內。
【主權項】
1. 一種基于憶阻的非易失性D觸發(fā)器，其特征在于，包括憶阻器ME、定值電阻R、第一 MOS 管、第二M0S管、第三M0S管、第一反相器N1、第二反相器N2和第三反相器N3; 所述第一 M0S管的控制端作為時鐘信號輸入端CP，所述第一 M0S管的一端接第一反相器 N1的輸入端以及第二反相器N2的輸入端，所述第一 M0S管的另一端作為觸發(fā)器的信號輸入 端D;所述第一 M0S管的控制端用于控制所述第一 M0S管的一端與另一端的導通； 所述第二M0S管的控制端作為時鐘信號輸入端CP，所述第二M0S管的一端接第一反相器 N1的輸出端，所述第二M0S管的另一端與所述第三M0S管的一端以及憶阻器ME的第一端相 連;所述第二M0S管的控制端用于控制所述第二M0S管的一端與另一端的導通； 所述第三M0S管的控制端作為時鐘信號輸入端CP，所述第三M0S管的另一端與讀電壓Vr 相連;所述第三MOS管的控制端用于控制所述第三MOS管的一端與另一端的導通； 所述第二反相器N2的輸入端還連接憶阻器ME2的第二端以及定值電阻R的一端，所述第 二反相器N2的作為觸發(fā)器的反相輸出端所述定值電阻R的另一端接地； 所述第三反相器Ν3的輸入端連接第二反相器Ν2的輸出端，所述第三反相器Ν3的輸出端 作為觸發(fā)器的正相輸出端V?t。2. 如權利要求1所述的非易失性D觸發(fā)器，其特征在于，所述第一 MOS管和所述第二MOS 管均為NM0S管時，所述第三MOS管為PM0S管； 所述第一 NM0S管Ml的柵極作為時鐘信號輸入端CP，所述第一 NM0S管Ml的漏極接第一反 相器N1的輸入端以及第二反相器N2的輸入端，所述第一 NM0S管Ml的源極作為觸發(fā)器的信號 輸入端； 所述第二NM0S管M2的柵極作為時鐘信號輸入端CP，所述第二NM0S管M2的漏極接第一反 相器N1的輸出端，所述第二NM0S管M2的源極與所述PM0S管P1的漏極以及憶阻器ME的第一端 相連； 所述PM0S管P1的柵極作為時鐘信號輸入端CP，所述PM0S管P1的漏極接第二匪0S管M2的 源極以及憶阻器ME的第一端，所述PM0S管P1的源極與PM0S管P1與讀電壓Vr相連。3. 如權利要求2所述的非易失性D觸發(fā)器，其特征在于，當時鐘信號CP為高電平時，控制 所述第一 NM0S管Ml和所述第二NM0S管M2導通，使得觸發(fā)器輸入端信號與第二反相器N2的輸 入端相連以及第一反相器N1的輸出端與憶阻器ME第一端相連，對所述憶阻器進行寫操作。4. 如權利要求2所述的非易失性D觸發(fā)器，其特征在于，當時鐘信號CP為低電平時，控制 所述第一匪0S管Ml和所述第二NM0S管M2截止，而PM0S管P1導通，使得讀電壓與憶阻器ME第 一端相連，對所述憶阻器進行讀操作。5. 如權利要求2所述的非易失性D觸發(fā)器，其特征在于，憶阻器與定值電阻構成的分壓 電路將存儲的阻值狀態(tài)信息轉化成電平信號輸出。6. 如權利要求2-5任一項所述的非易失性D觸發(fā)器，其特征在于，讀電壓Vr小于閾值電壓 Vth 〇
【專利摘要】本實用新型公開了一種基于憶阻器的非易失D觸發(fā)器電路；包括憶阻器ME、定值電阻R、第一MOS管、第二MOS管、第三MOS管、第一反相器N1、第二反相器N2和第三反相器N3以及將憶阻器與定值電阻串聯(lián)構成的分壓電路模塊。主要是利用了憶阻的非易失和阻值隨流經本身的電荷大小改變的特性，實現(xiàn)了觸發(fā)器的鎖存以及觸發(fā)功能。本實用新型所構建D觸發(fā)器不僅具有傳統(tǒng)觸發(fā)器的功能，而且具備響應速度快以及非易失性的特點，適合于要求響應速度快和電源不穩(wěn)定的領域，同時本實用新型將為研制基于憶阻的非易失D觸發(fā)器電路提供實驗參考。
【IPC分類】G11C14/00, H03K3/45, G11C13/00
【公開號】CN205384877
【申請?zhí)枴緾N201620081626
【發(fā)明人】朱東, 朱一東, 曾志剛
【申請人】華中科技大學
【公開日】2016年7月13日
【申請日】2016年1月27日