本發(fā)明涉及一種數(shù)字延時脈沖發(fā)生裝置，尤其是一種亞納秒級數(shù)字延時脈沖發(fā)生裝置及工作方法。

背景技術(shù)：

亞納秒級數(shù)字延時脈沖發(fā)生裝置被廣泛應(yīng)用到激光打靶、分幅相機(jī)、激光誘導(dǎo)擊穿光譜分析儀器、飛行時間二次離子質(zhì)譜儀器和拉曼光譜儀器等諸多領(lǐng)域。該裝置為整機(jī)關(guān)鍵部件提供精確的工作時序(輸出晃動小于1ns)，延時裝置的指標(biāo)影響整個儀器的性能。

CN 103308492 B公開了《一種用于激光誘導(dǎo)擊穿光譜的同步機(jī)》，利用電容充電原理、FPGA與niosII軟核技術(shù)，著重實現(xiàn)了延時裝置的基本功能，具有電路結(jié)構(gòu)簡單、體積小的優(yōu)點。但仍有以下不足：1、該同步機(jī)各通道參數(shù)需要用示波器進(jìn)行人工校準(zhǔn)，校準(zhǔn)誤差大，步驟繁瑣耗時長；2、充電電容在數(shù)字延時階段，充電開關(guān)關(guān)閉，但由于電容有自放電現(xiàn)象，電容電壓不能保持不變，影響延時精度；3、該同步機(jī)觸發(fā)信號生成模塊整理信號的時間，受信號電壓影響，這將導(dǎo)致同步機(jī)的固有延時存在誤差。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的就在于針對上述現(xiàn)有技術(shù)的不足，提供一種亞納秒級數(shù)字延時脈沖發(fā)生裝置；

本發(fā)明的另一目的是提供一種亞納秒級數(shù)字延時脈沖發(fā)生裝置的工作方法。

本發(fā)明的目的是通過以下技術(shù)方案實現(xiàn)的：

一種亞納秒級數(shù)字延時脈沖發(fā)生裝置，包括觸發(fā)信號生成模塊2、溫補晶振3、觸摸屏7和通信模塊8分別與FPGA模塊4連接，F(xiàn)PGA模塊4經(jīng)斜坡電路模塊5和輸出驅(qū)動模塊6與延時輸出端口9連接組成，斜坡電路模塊5經(jīng)電容放電補償模塊10與FPGA模塊4連接，輸出驅(qū)動模塊6與FPGA模塊4連接構(gòu)成。

觸發(fā)信號生成模塊2是由放大整形電路11經(jīng)高速比較器13、FPGA模塊4和D/A14與高速比較器13連接，電壓跟隨電路12經(jīng)高速A/D15與FPGA模塊4連接構(gòu)成。

是由抖動補償電路17分別經(jīng)A通道數(shù)字延時18、B通道數(shù)字延時19、C通道數(shù)字延時20和D通道數(shù)字延時21與斜坡電路模塊5連接，抖動補償電路17與斜坡電路模塊5連接，NIOSⅡ軟核22經(jīng)斜坡電路模塊5、輸出驅(qū)動模塊6和自動校準(zhǔn)單元23與NIOSⅡ軟核22連接構(gòu)成。

斜坡電路模塊5包括T0通道斜坡電路24、A通道斜坡電路25、B通道斜坡電路26、C通道斜坡電路27和D通道斜坡電路28分別與輸出驅(qū)動模塊6連接。

輸出驅(qū)動模塊6包括T0通道輸出驅(qū)動模塊34、A通道輸出驅(qū)動模塊35、B通道輸出驅(qū)動模塊36、C通道輸出驅(qū)動模塊37和D通道輸出驅(qū)動模塊38與延時輸出端口9中的T0、A、B、C、D輸出端口對應(yīng)連接。

一種亞納秒級數(shù)字延時脈沖發(fā)生裝置的工作方法，延時脈沖發(fā)生裝置有外觸發(fā)和自觸發(fā)兩種工作模式：

a、啟動數(shù)字延時脈沖發(fā)生裝置，通過觸摸屏設(shè)置延遲時間，選擇外觸發(fā)工作模式，當(dāng)檢測到外部觸發(fā)信號時，

b、首先，通過觸發(fā)信號生成模塊2對其進(jìn)行整形；

c、其次，輸出至FPGA模塊，該模塊利用斜坡電路模塊5和溫補晶振3生成延時時間，

d、然后，電容放電補償模塊10對充電電容進(jìn)行補償，再由輸出驅(qū)動模塊6提供輸出信號的驅(qū)動能力和極性選擇功能；

e、最終傳遞至輸出端口；

f、選擇自觸發(fā)工作模式：

g、首先檢查數(shù)字延時脈沖發(fā)生裝置精度，如器件參數(shù)、工作環(huán)境發(fā)生變化，啟動自動校準(zhǔn)；

h、由FPGA模塊4與溫補晶振模塊3完成數(shù)字延時；

i、數(shù)字延時完成后，向斜坡電路模塊5發(fā)出啟動信號，開始模擬延時；

j、模擬延時完成后，向驅(qū)動輸出模塊6發(fā)出啟動信號，輸出驅(qū)動模塊6提供輸出信號的驅(qū)動能力和極性選擇功能。

有益效果：本發(fā)明考慮到元器件參數(shù)指標(biāo)不能完全一致，本數(shù)字延時脈沖發(fā)生裝置每個通道都有自己獨自的配置參數(shù)。自觸發(fā)模式具有自動一鍵校準(zhǔn)功能，自動為每個通道校準(zhǔn)到最優(yōu)配置，解決人工校準(zhǔn)誤差大的問題。外觸發(fā)模式具有電容自放電補償功能，減小電容在數(shù)字延時階段自放電對精度的影響，長時間延時精度高。觸發(fā)信號生成模塊對不同頻率的觸發(fā)信號調(diào)理時間相同，裁除冗余功能，提高關(guān)鍵技術(shù)指標(biāo)。外觸發(fā)模式輸出晃動控制在0.8ns以內(nèi)，自觸發(fā)輸出晃動控制在0.1ns以內(nèi)，滿足絕大多數(shù)儀器和領(lǐng)域的要求。電路結(jié)構(gòu)簡單，體積小、重量輕、功耗低、成本低、操作簡單方便。

附圖說明：

圖1為一種亞納秒級數(shù)字延時脈沖發(fā)生裝置結(jié)構(gòu)框圖

圖2為圖1中觸發(fā)信號生成模塊2結(jié)構(gòu)框圖

圖3為圖1中FPGA模塊4結(jié)構(gòu)框圖

圖4為圖1中斜坡電路模塊5結(jié)構(gòu)框圖

圖5為圖1中斜坡電路原理圖

圖6為圖1中輸出驅(qū)動模塊結(jié)構(gòu)框圖

圖7為圖1中電容放電補償原理圖

圖8為圖1中斜坡電路電容電壓變化圖

圖9為自動校準(zhǔn)單元原理圖

1外部觸發(fā)輸入端口，2觸發(fā)信號生成模塊，3溫補晶振，4FPGA模塊，5斜坡電路模塊，6輸出驅(qū)動模塊，7延時輸出端口，8通信模塊，9觸摸屏，10電容放電補償模塊10，11放大整形電路，12電壓跟隨電路，13高速比較器，14D/A，15高速A/D，17抖動補償電路，18A通道數(shù)字延時，19B通道數(shù)字延時，20C通道數(shù)字延時，21D通道數(shù)字延時，22NIOSⅡ軟核，23自動校準(zhǔn)單元，24T0通道斜坡電路，25A通道斜坡電路，26B通道斜坡電路，27C通道斜坡電路，28D通道斜坡電路，29恒流源電路，30充電/放電開關(guān)，31充電電容，32D/A，34T0通道輸出驅(qū)動模塊，35A通道輸出驅(qū)動模塊，36B通道輸出驅(qū)動模塊，37C通道輸出驅(qū)動模塊，38D通道輸出驅(qū)動模塊，39A/D，40電壓跟隨器。

具體實施方式：

下面結(jié)合附圖和實施例作進(jìn)一步的詳細(xì)說明：

一種亞納秒級數(shù)字延時脈沖發(fā)生裝置，包括觸發(fā)信號生成模塊2、溫補晶振3、觸摸屏7和通信模塊8分別與FPGA模塊4連接，F(xiàn)PGA模塊4經(jīng)斜坡電路模塊5和輸出驅(qū)動模塊6與延時輸出端口9連接組成，斜坡電路模塊5經(jīng)電容放電補償模塊10與FPGA模塊4連接，輸出驅(qū)動模塊6與FPGA模塊4連接構(gòu)成。

觸發(fā)信號生成模塊2是由放大整形電路11經(jīng)高速比較器13、FPGA模塊4和D/A14與高速比較器13連接，電壓跟隨電路12經(jīng)高速A/D15與FPGA模塊4連接構(gòu)成。

是由抖動補償電路17分別經(jīng)A通道數(shù)字延時18、B通道數(shù)字延時19、C通道數(shù)字延時20和D通道數(shù)字延時21與斜坡電路模塊5連接，抖動補償電路17與斜坡電路模塊5連接，NIOSⅡ軟核22經(jīng)斜坡電路模塊5、輸出驅(qū)動模塊6和自動校準(zhǔn)單元23與NIOSⅡ軟核22連接構(gòu)成。

斜坡電路模塊5包括T0通道斜坡電路24、A通道斜坡電路25、B通道斜坡電路26、C通道斜坡電路27和D通道斜坡電路28分別與輸出驅(qū)動模塊6連接。

輸出驅(qū)動模塊6包括T0通道輸出驅(qū)動模塊34、A通道輸出驅(qū)動模塊35、B通道輸出驅(qū)動模塊36、C通道輸出驅(qū)動模塊37和D通道輸出驅(qū)動模塊38與延時輸出端口9中的T0、A、B、C、D輸出端口對應(yīng)連接。

通信方式包括以太網(wǎng)(LAN)和串口(RS232)兩種。

亞納秒級數(shù)字延時脈沖發(fā)生裝置也可去掉觸摸屏，由裝置中的通信模塊與計算機(jī)相連，在計算機(jī)上獲取或設(shè)置延時時間。

一種亞納秒級數(shù)字延時脈沖發(fā)生裝置的工作方法，延時脈沖發(fā)生裝置有外觸發(fā)和自觸發(fā)兩種工作模式：

a、啟動數(shù)字延時脈沖發(fā)生裝置，通過觸摸屏設(shè)置延遲時間，選擇外觸發(fā)工作模式，當(dāng)檢測到外部觸發(fā)信號時，

b、首先，通過觸發(fā)信號生成模塊2對其進(jìn)行整形；

c、其次，輸出至FPGA模塊，該模塊利用斜坡電路模塊5和溫補晶振3生成延時時間，

d、然后，電容放電補償模塊10對充電電容進(jìn)行補償，再由輸出驅(qū)動模塊6提供輸出信號的驅(qū)動能力和極性選擇功能；

e、最終傳遞至輸出端口；

f、選擇自觸發(fā)工作模式：

g、首先檢查數(shù)字延時脈沖發(fā)生裝置精度，如器件參數(shù)、工作環(huán)境發(fā)生變化，啟動自動校準(zhǔn)；

h、由FPGA模塊4與溫補晶振模塊3完成數(shù)字延時；

i、數(shù)字延時完成后，向斜坡電路模塊5發(fā)出啟動信號，開始模擬延時；

j、模擬延時完成后，向驅(qū)動輸出模塊6發(fā)出啟動信號，輸出驅(qū)動模塊6提供輸出信號的驅(qū)動能力和極性選擇功能。

如圖1所示，亞納秒級數(shù)字延時脈沖發(fā)生裝置由外部觸發(fā)輸入端口、觸發(fā)信號生成模塊、溫補晶振、FPGA模塊、斜坡電路模塊、輸出驅(qū)動模塊、延時輸出端口、通信模塊、觸摸屏和電容放電補償模塊等十個部分組成。

延時功能主要由三部分組成：固定延時、數(shù)字延時及模擬延時。固定延時是指電路生成時的固有延時；數(shù)字延時是指由數(shù)字芯片F(xiàn)PGA和和溫補晶振產(chǎn)生的延時時間；模擬延時是指由斜坡電路產(chǎn)生的延時時間。由于模擬器件的差異等因素，不能保證每個同步機(jī)裝置的固定延時完全相同，此時結(jié)合數(shù)字延時與模擬延時校準(zhǔn)這一差異，確保T0端口與外部觸發(fā)信號延時時間固定，為38ns。輸出端口A、輸出端口B、輸出端口C和輸出端口D相對于T0輸出端口的延遲時間可編程設(shè)置，調(diào)節(jié)范圍0-10s，步進(jìn)0.1ns。

圖2為觸發(fā)信號生成模塊2結(jié)構(gòu)圖：該模塊由場效應(yīng)管和和阻抗匹配電路構(gòu)成的放大整形電路11、高速比較器13、電壓跟隨電路12、高速A/D15、D/A14組成，將外觸發(fā)信號變換為符合LVCOMS電平(3.3V)的信號，輸入FPGA模塊4。外觸發(fā)信號經(jīng)放大整形電路11和高速比較器13的時間受觸發(fā)信號電壓的影響，高速A/D15采集觸發(fā)信號電壓傳送至FPGA模塊4，F(xiàn)PGA模塊4根據(jù)觸發(fā)電壓的大小自動調(diào)整高速比較器D/A14的參考電壓，使觸發(fā)信號生成模塊2的延時為固定值，不受觸發(fā)信號電壓影響，提高延時精度。

圖3為FPGA模塊4結(jié)構(gòu)圖：在外觸發(fā)工作模式下，整形后的外觸發(fā)信號16和溫補晶振信號(100MHz)進(jìn)入FPGA模塊4內(nèi)部的抖動補償電路17，產(chǎn)生對數(shù)字延時和斜坡電路模塊5的控制信號。數(shù)字延時電路處在FPGA芯片內(nèi)部，包含四個通道的數(shù)字延時，每個通道的原理相同，都是以溫補晶振作為時鐘信號的計數(shù)器。在控制信號到來后，計數(shù)器以10ns為單位計量延遲時間，達(dá)到所需時間值即停止計數(shù)，輸出計數(shù)停止指示信號。在自觸發(fā)模式下，不需外部觸發(fā)信號，直接由100MHz溫補晶振產(chǎn)生的計數(shù)器完成數(shù)字延時。數(shù)字延時完成后，向斜坡電路模塊發(fā)出啟動信號，開始模擬延時。

圖4為斜坡電路模塊結(jié)構(gòu)圖：包含五個通道的斜坡電路，每個通道的原理相同，斜坡電路原理以圖5為基礎(chǔ)：恒流源電路29對電容充電，電容電壓隨時間呈線性變化，達(dá)到D/A所設(shè)置的電壓值(即由FPGA模塊4產(chǎn)生的控制信號)時，比較器反轉(zhuǎn)，形成輸出信號。電容充電電壓在0.1V至3.1V范圍內(nèi)成線性變化，△V＝3.0V，充電時間50ns，當(dāng)比較器輸入端噪聲電壓幅度小于6mV時，延時時間精度可達(dá)到50ns/(3.0V/6mV)＝0.1ns。

FPGA模塊中抖動補償電路17：外部觸發(fā)信號與溫補晶振時鐘信號上升沿之間的時間差是隨機(jī)的，變化范圍0-10ns，稱為觸發(fā)輸入時間抖動。如果預(yù)設(shè)的總延遲時間小于50ns，只用斜坡電路即可滿足延時要求，不需要數(shù)字延時，觸發(fā)輸入時間抖動不影響最終輸出。如果預(yù)設(shè)的延遲時間大于50ns，需要進(jìn)行抖動補償：外部觸發(fā)信號來到時，立即啟動斜坡電路和數(shù)字延時電路，當(dāng)數(shù)字延時計數(shù)到適當(dāng)值(如20ns)，關(guān)閉斜坡電路，直至數(shù)字延時結(jié)束，再次打開斜坡電路，繼續(xù)完成剩余部分延時。保證最終輸出不受到觸發(fā)輸入時間抖動的影響。

輸出驅(qū)動模塊6提供輸出信號的驅(qū)動能力和極性選擇功能，以圖6為基礎(chǔ)。該模塊完成輸出端口的選擇(A、B、C或D)以及觸發(fā)極性的選擇。該裝置可由外部信號的上升沿或下降沿觸發(fā)。

圖7為電容放電補償模塊結(jié)構(gòu)圖，包括四個通道(A、B、C、D)的電容補償電路，圖8為斜坡電路模塊5中的電容電壓變化圖。該模塊用于測量充電電容31的放電系數(shù)，同時測出外部觸發(fā)信號與溫補晶振時鐘上升沿之間的時間。充電、放電開關(guān)30關(guān)閉，但由于開關(guān)漏電流及PCB阻抗的存在，電容電壓呈指數(shù)緩慢下降(如圖8CD段)。通過測量數(shù)字延時兩個時刻的充電電容31的電壓，就可求出電容自放電系數(shù)。其公式如下：

其中，τ為充電電容自放電系數(shù)，T為A/D38兩次采樣時間間隔，y₁為A/D38第一次采樣電壓，y₂為A/D38第二次采樣電壓。根據(jù)τ值的大小，niosII軟核22自動判斷當(dāng)前延時范圍是否需要補償，如果需要，則將電容在數(shù)字延時階段下降的電壓折合到模擬延時斜坡電路D/A32上，消除電容自放電帶來的誤差。

圖9為自觸發(fā)模式下自動校準(zhǔn)功能原理圖，以溫補晶振產(chǎn)生的時鐘為時間基準(zhǔn)，T0的延時為時鐘周期的整數(shù)倍。以A通道為例，T0通道發(fā)出固定時間間隔(假設(shè)100ns)的脈沖，同時設(shè)定A通道延時也為100ns，A通道的延時由數(shù)字延時X(假設(shè)90ns)和模擬延時Y(假設(shè)10ns)組成。在T0的上升沿檢測A通道的電平，根據(jù)電平狀態(tài)，nios II軟核22調(diào)整斜坡電路的D/A32，從而使T0和A通道的上升沿?zé)o限逼近。模擬延時部分的充電系數(shù)k＝△V/△T(△V為電壓差，△T＝10ns)就可準(zhǔn)確得到，排除了元器件參數(shù)不同對充電系數(shù)的影響，nios II軟核22自動將A通道的參數(shù)調(diào)整到最優(yōu)。B、C、D通道與A通道原理相同。該功能巧妙利用FPGA的時序檢測與niosII軟核22的邏輯控制功能，不需要其他器件即可實現(xiàn)參數(shù)配置精確自動校準(zhǔn)。

由于模擬器件存在差異，斜坡電路的電容31充電電壓的線性度，以及電容充電的啟動、關(guān)斷的瞬態(tài)過程，會使延遲時間與D/A設(shè)定值偏離線性關(guān)系。所以對數(shù)字延時脈沖發(fā)生裝置進(jìn)行校準(zhǔn)：測定延時時間0-50ns，步進(jìn)0.5ns的修正值，作為校正數(shù)據(jù)表存儲在FPGA模塊的FLASH中，實際工作時，讀出校正數(shù)值，糾正偏差，不必每次開機(jī)都要啟動“一鍵校準(zhǔn)”功能，做到“一機(jī)一參”。

通信模塊8、觸摸屏7等功能均由FPGA芯片內(nèi)部的niosII軟核22完成，其中通信模塊的通信方式分為以太網(wǎng)(LAN)和串口(RS232)兩種，觸摸屏通過串口(RS232)與niosII軟核連接。同時該單片機(jī)也負(fù)責(zé)實現(xiàn)同步機(jī)裝置的整體邏輯控制。