一種全隔離有源區(qū)結(jié)構(gòu)的制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于半導(dǎo)體集成電路制造工藝技術(shù)領(lǐng)域，涉及一種全隔離有源區(qū)結(jié)構(gòu)的制備方法。
【背景技術(shù)】
[0002]隨著集成電路工藝的持續(xù)發(fā)展，器件特征線寬越來越小，由此帶來了很多小尺寸效應(yīng)如短溝道效應(yīng)等，集成電路的功耗持續(xù)上升。另外，由于應(yīng)用范圍的不斷擴(kuò)大，使得空間應(yīng)用對(duì)集成電路提出更高的要求，傳統(tǒng)的CMOS集成電路面臨更多的挑戰(zhàn)。
[0003]為了消除栓鎖效應(yīng)(Latch-up)以及將高能粒子產(chǎn)生的離化效應(yīng)催生了一種新的襯底材料:絕緣層上娃(Silicon On Insulator，S0I) dSOI材料可以實(shí)現(xiàn)集成電路中元器件的介質(zhì)隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應(yīng);采用這種材料制成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應(yīng)小及特別適用于低壓低功耗電路等優(yōu)勢。
[0004]目前比較廣泛使用且比較有發(fā)展前途的SOI的材料主要有注氧隔離的SIMOX(Separat1n by Implanted Oxygen)材料、娃片鍵合和反面腐蝕的BESOI (Bonding-Etchback S0I)材料和將鍵合與注入相結(jié)合的Smart Cut SOI材料。在這三種材料中，S頂OX適合于制作薄膜全耗盡超大規(guī)模集成電路，BESOI材料適合于制作部分耗盡集成電路，而Smart Cut材料目前采用的主流SOI材料，S卩結(jié)合鍵合和離子注入/剝離工藝，在娃襯底上形成一層S0I。
[0005]現(xiàn)有的全隔離有源區(qū)結(jié)構(gòu)需要結(jié)合鍵合和離子注入/剝離工藝預(yù)先制作出SOI襯底，然后在制作好的SOI襯底上再定義有源區(qū)，期間采用大劑量的離子注入以及硅片鍵合工藝，才能形成非常好的致密的絕緣層，其制作成本高，而且Smart cut獲得的全隔離有源區(qū)結(jié)構(gòu)的襯底中埋氧層和表面硅易產(chǎn)生剝落，會(huì)影響后續(xù)工藝及器件性能。
[0006]因此，本領(lǐng)域技術(shù)人員亟需提供一種全隔離有源區(qū)結(jié)構(gòu)的制備方法，簡化現(xiàn)有全隔離有源區(qū)結(jié)構(gòu)的形成步驟，減少工藝的復(fù)雜性，降低成本，同時(shí)與現(xiàn)有的集成電路平面工藝相兼容。

【發(fā)明內(nèi)容】

[0007]本發(fā)明所要解決的技術(shù)問題是提供一種全隔離有源區(qū)結(jié)構(gòu)的制備方法，簡化現(xiàn)有全隔離有源區(qū)結(jié)構(gòu)的形成步驟，減少工藝的復(fù)雜性，降低生產(chǎn)成本，同時(shí)與現(xiàn)有的集成電路平面工藝相兼容。
[0008]為了解決上述技術(shù)問題，本發(fā)明提供了一種全隔離有源區(qū)結(jié)構(gòu)的制備方法，包括以下步驟:
[0009]步驟SOl，提供一半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成氧化層；
[0010]步驟S02，對(duì)所述氧化層圖案化，以在所述氧化層中形成溝槽結(jié)構(gòu)；
[0011 ]步驟S03，采用外延生長工藝在所述溝槽結(jié)構(gòu)內(nèi)形成預(yù)設(shè)厚度的外延層；
[0012]步驟S04，在所述外延層的上表面形成頂硅層，其中，所述頂硅層的上表面與所述氧化層的上表面平齊；
[0013]步驟S05，去除所述氧化層；
[0014]步驟S06，采用電解工藝將所述外延層電解為多孔硅；
[0015]步驟S07，采用熱氧化工藝將所述多孔硅氧化為氧化硅，形成全隔離有源區(qū)結(jié)構(gòu)。
[0016]優(yōu)選的，所述步驟SOl中，所述半導(dǎo)體襯底為N型硅襯底。
[0017]優(yōu)選的，采用化學(xué)氣相沉積工藝在所述半導(dǎo)體襯底上淀積氧化層，所述氧化層的材料為氧化硅。
[0018]優(yōu)選的，所述步驟S03中，所述外延層為P型硅外延層。
[0019]優(yōu)選的，所述P型娃外延層的厚度為2nm?500nm。
[0020]優(yōu)選的，所述步驟S04中，所述頂層硅為無摻雜硅或N型硅。
[0021 ]優(yōu)選的，所述步驟S02中，采用光刻和刻蝕工藝對(duì)所述氧化層圖形化。
[0022]優(yōu)選的，所述溝槽結(jié)構(gòu)的線寬為5nm?0.25um。
[0023]優(yōu)選的，所述步驟S04中，在所述外延層的上表面形成頂硅層后，對(duì)所述頂硅層以及氧化層進(jìn)行平坦化工藝，以使所述頂硅層的上表面與所述氧化層的上表面保持平齊。
[0024]優(yōu)選的，所述步驟S05中，采用干法刻蝕工藝或濕法刻蝕工藝去除所述氧化層。
[0025]本發(fā)明提供了一種全隔離有源區(qū)結(jié)構(gòu)的制備方法，通過電解工藝將外延層電解為多孔硅，再通過熱氧化工藝將多孔硅氧化為氧化硅，不僅能形成較好的致密絕緣層，避免了有源區(qū)剝離的風(fēng)險(xiǎn)，降低了生產(chǎn)成本，相比現(xiàn)有的全隔離有源區(qū)結(jié)構(gòu)的形成工藝，省去了在SOI襯底上定義有源區(qū)的步驟，避免采用大劑量的離子注入以及硅片鍵合工藝，簡化了工藝步驟，且工藝可控，同時(shí)與現(xiàn)有的集成電路平面工藝相兼容。
【附圖說明】
[0026]為了更清楚地說明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對(duì)實(shí)施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0027]圖1為本發(fā)明提出的全隔離有源區(qū)結(jié)構(gòu)的制備方法的流程示意圖；
[0028]圖2-圖8為本發(fā)明提出的全隔離有源區(qū)結(jié)構(gòu)的工藝步驟的示意圖。
【具體實(shí)施方式】
[0029]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施方式作進(jìn)一步地詳細(xì)描述。本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的【具體實(shí)施方式】加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0030]上述及其它技術(shù)特征和有益效果，將結(jié)合實(shí)施例及附圖對(duì)本發(fā)明提出的全隔離有源區(qū)結(jié)構(gòu)的制備方法進(jìn)行詳細(xì)說明。圖1為本發(fā)明提出的全隔離有源區(qū)結(jié)構(gòu)的制備方法的流程示意圖；圖2-圖8為本發(fā)明提出的全隔離有源區(qū)結(jié)構(gòu)的工藝步驟的示意圖。
[0031]如圖1所示，本發(fā)明提供了一種全隔離有源區(qū)結(jié)構(gòu)的制備方法，包括以下步驟:
[0032]步驟SOl，提供一半導(dǎo)體襯底10，在半導(dǎo)體襯底10上形成氧化層20。
[0033]如圖2所示，具體的，本步驟中，半導(dǎo)體襯底10可為單晶硅、多晶硅或非晶硅，本實(shí)施例中的半導(dǎo)體襯底10優(yōu)選為N型硅襯底。本實(shí)施例中不限于采用化學(xué)氣相沉積工藝在半導(dǎo)體襯底10上淀積氧化層20，氧化層20的材料優(yōu)選為氧化硅?？赏ㄟ^控制工藝時(shí)間，可以控制所沉積的氧化層20的厚度。
[0034]步驟S02，