專利名稱：一種cmos有源區(qū)隔離工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種有源區(qū)隔離工藝，尤其是一種CMOS有源區(qū)隔離工藝，具體地說是 特征尺寸在0. 25 μ m及以上的體硅CMOS和SOI (Silicon On Insulator) CMOS的有源區(qū) 隔離工藝。
背景技術(shù)：
CMOS工藝中常用的有源區(qū)間隔離方式有普通L0C0S (LOCal Oxidation of Silicon)隔離、PBL (Poly-Buffered L0C0S)隔離、SPOT (Self-Aligned Planar-Oxidation Technology)隔離、Recessed LOCOS隔離和STI隔離(淺槽隔離)等。除了這些比較成熟的隔 離工藝，其他的隔離方法被不斷地提出來，如橫向密封L0C0S隔離、SWAMKSideWAll-Masked Isolation Technique)等。每種隔離技術(shù)都有其自身的優(yōu)勢(shì)和缺陷。普通L0C0S隔離的優(yōu)點(diǎn)是工藝簡(jiǎn)單、成熟、可靠，但由于其產(chǎn)生的鳥嘴長，只能進(jìn) 行有源區(qū)間距尺寸較大的隔離工藝中(主要應(yīng)用在特征尺寸在0. 5 μ m以上的CMOS工藝 中)，無法滿足深亞微米電路對(duì)隔離的要求。STI隔離工藝的工藝成本高、工藝控制困難、對(duì) 工藝設(shè)備的要求較高，如必須要有CMP (Chemical Mechanical ￡olishing)設(shè)備等，因此目 前主要應(yīng)用在小特征尺寸的CMOS工藝中(如0. 25 μ m以下的CMOS工藝中)，0. 25 μ m以上的 工藝基本上還是采用其他的隔離技術(shù)。Recessed L0C0S隔離技術(shù)采用先刻蝕一定厚度的 Si襯底，再進(jìn)行L0C0S氧化的方法，使得該工藝和通常的L0C0S工藝相比減小了鳥嘴長度， 可以實(shí)現(xiàn)更小有源區(qū)間距的隔離，但由于表面形貌不好，有源區(qū)和場(chǎng)區(qū)之間存在一個(gè)凹槽， 使得該工藝的隔離深度有限，限制了該工藝的應(yīng)用。在這些常規(guī)隔離工藝技術(shù)上發(fā)展的多 種橫向密封的隔離技術(shù)，在一定程度上緩解了隔離氧化的鳥嘴長度問題，但這些隔離技術(shù) 要么是工藝過程復(fù)雜，要么是存在一些特殊的普通CMOS工藝線不具備的工藝條件，使這些 隔離技術(shù)并不具有很好的工程實(shí)用性。

發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種CMOS有源區(qū)隔離工藝，其 工藝操作簡(jiǎn)單，隔離后的鳥嘴減小，滿足深亞微米COMS工藝的隔離要求，適用范圍廣。按照本發(fā)明提供的技術(shù)方案，所述CMOS有源區(qū)隔離工藝，所述有源區(qū)隔離工藝包 括如下步驟
a、提供第一導(dǎo)電類型襯底，并在所述第一導(dǎo)電類型襯底上形成第二導(dǎo)電類型阱區(qū)；b、 在第一導(dǎo)電類型襯底對(duì)應(yīng)于形成第二導(dǎo)電類型阱區(qū)的表面上依次設(shè)置第一阻擋層及第二 阻擋層；C、在上述第二阻擋層上涂布光刻膠，并通過曝光和顯影，去除場(chǎng)區(qū)上的光刻膠，保 留有源區(qū)上的光刻膠；d、去除場(chǎng)區(qū)上相對(duì)應(yīng)的第二阻擋層及第一阻擋層，使第一導(dǎo)電類型 襯底上場(chǎng)區(qū)相對(duì)應(yīng)的表面暴露；e、在上述第一導(dǎo)電類型襯底的場(chǎng)區(qū)上刻蝕形成隔離溝槽， 并去除有源區(qū)上的光刻膠；f、在上述第一導(dǎo)電類型襯底上依次設(shè)置第一側(cè)墻層及第二側(cè)墻 層，所述第一側(cè)墻側(cè)及第二側(cè)墻層覆蓋于有源區(qū)相對(duì)應(yīng)的第二阻擋層及隔離溝槽德側(cè)壁與槽底上；g、去除有源區(qū)及隔離溝槽槽底上相應(yīng)的第二側(cè)墻層，保留隔離溝槽側(cè)壁上相應(yīng)的 第二側(cè)墻層，在隔離溝槽內(nèi)形成對(duì)應(yīng)分布的側(cè)墻；h、利用熱氧化工藝，在第一導(dǎo)電類型襯底 的場(chǎng)區(qū)上氧化得到隔離層；i、去除有源區(qū)上相應(yīng)的第一側(cè)墻層及第二阻擋層，并除去第一 導(dǎo)電類型襯底上場(chǎng)區(qū)相對(duì)應(yīng)的側(cè)墻；j、去除第一導(dǎo)電類型襯底上的第一阻擋層，在第一導(dǎo) 電類型襯底上得到通過隔離層相隔離的有源區(qū)。所述第一導(dǎo)電類型襯底包括體硅或S0I。所述第一阻擋層為SiO2層，所述第二 阻擋層為SiN層。所述第一阻擋層通過熱氧化生長在第一導(dǎo)電類型襯底上，第一阻擋層 的厚度為20ηπΓ40ηπι;第二阻擋層通過LPCVD淀積在第一阻擋層上，第二阻擋層的厚度為 100nm 200nm。所述隔離溝槽的深度為200ηπΓ400ηπι。所述第一側(cè)墻層為SW2層，第二側(cè)墻層為 SiN層。所述第一側(cè)墻層通過熱氧化生長在第二阻擋層及隔離溝槽內(nèi)；第一側(cè)墻層的厚度 為2(T40nm ；所述第二側(cè)墻層通過LPCVD方式淀積在第一側(cè)墻層上，所述第二側(cè)墻層的厚度 為 100 200nm。所述步驟g中，通過各向異性的等離子干法刻蝕，去除有源區(qū)及隔離溝槽槽底上 相應(yīng)的第二側(cè)墻層，保留隔離溝槽側(cè)壁上相應(yīng)的第二側(cè)墻層，在隔離溝槽內(nèi)形成對(duì)應(yīng)分布 的側(cè)墻。所述隔離層為SiO2層，所述隔離層的厚度為eOOnnTSOOnm。所述步驟j中，利用氫 氟酸溶液去除第一導(dǎo)電類型襯底有源區(qū)上相應(yīng)的第一阻擋層。所述“第一導(dǎo)電類型”和“第二導(dǎo)電類型”兩者中，對(duì)于N型CMOS器件，第一導(dǎo)電 類型襯底指N型，第二導(dǎo)電類型為P型；對(duì)于P型CMOS器件，第一導(dǎo)電類型襯底與第二導(dǎo)電 類型所指的類型與N型半導(dǎo)體器件正好相反。本發(fā)明的優(yōu)點(diǎn)通過各向異性的等離子干法刻蝕，在隔離溝槽內(nèi)得到側(cè)墻，可以使 隔離氧化后的鳥嘴減小，使有源區(qū)的隔離間距縮小，且有源區(qū)與場(chǎng)區(qū)更加平坦，滿足深亞微 米CMOS工藝的隔離要求，可以適用于特征尺寸0. 25 μ m及以上的體硅CMOS和SOKSilicon On Insulator) CMOS的有源區(qū)隔離工藝，工藝操作簡(jiǎn)單。


圖廣圖9為本發(fā)明襯底為體硅CMOS隔離工藝具體工藝實(shí)施的剖面圖，其中 圖1為本發(fā)明所使用的已形成阱區(qū)的襯底剖面示意圖2為本發(fā)明完成第一阻擋層生長和第二阻擋層淀積后的剖面示意圖； 圖3為本發(fā)明完成場(chǎng)區(qū)對(duì)應(yīng)的第二阻擋層刻蝕后的剖面示意圖； 圖4為本發(fā)明完成場(chǎng)區(qū)對(duì)應(yīng)第一阻擋層刻蝕后的剖面示意圖； 圖5為本發(fā)明完成第二側(cè)墻層淀積后的剖面示意圖； 圖6為本發(fā)明完成側(cè)墻腐蝕后的剖面示意圖； 圖7為本發(fā)明完成場(chǎng)區(qū)氧化后的剖面示意圖； 圖8為本發(fā)明完成去第二側(cè)墻層后的剖面示意圖； 圖9本發(fā)明去除第一阻擋層后的剖面示意圖10為本發(fā)明SOI CMOS隔離工藝實(shí)施后的剖面示意圖，具體工藝步驟和過程同體硅 CMOS的工藝過程圖廣9。
具體實(shí)施例方式下面結(jié)合具體附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步說明。如圖廣10所示本發(fā)明包括第一導(dǎo)電類型襯底100、第二導(dǎo)電類型阱區(qū)101、第一 阻擋層102、第二阻擋層103、光刻膠104、第一側(cè)墻層105、第二側(cè)墻層106、側(cè)墻107、隔離 層108及埋層二氧化硅109。為了對(duì)CMOS器件的有源區(qū)進(jìn)行隔離，同時(shí)減小隔離氧化后鳥嘴，使有源區(qū)隔離間 距縮小、場(chǎng)區(qū)與有源區(qū)更加平坦，所述CMOS有源區(qū)隔離工藝包括如下步驟
a、提供第一導(dǎo)電類型襯底100，并在所述第一導(dǎo)電類型襯底100上形成第二導(dǎo)電類型 阱區(qū)101，如圖1所示；
所述第一導(dǎo)電類型襯底100可以為體硅，也可以為SOI ；當(dāng)?shù)谝粚?dǎo)電類型襯底100為N 型襯底時(shí)，所述第二導(dǎo)電類型阱區(qū)101為P型阱區(qū)；當(dāng)?shù)谝粚?dǎo)電類型襯底100為P型襯底 時(shí)，所述第二導(dǎo)電類型阱區(qū)101為N型阱區(qū)；所述第二導(dǎo)電類型阱區(qū)101的形成為常規(guī)形成 工藝，即通過光刻、離子注入和退火等工藝，在第一導(dǎo)電類型襯底100上形成第二導(dǎo)電類型 阱區(qū)101 ；
b、在第一導(dǎo)電類型襯底100對(duì)應(yīng)于形成第二導(dǎo)電類型阱區(qū)101的表面上依次設(shè)置第一 阻擋層102及第二阻擋層103，如圖2所示；
所述第一阻擋層102為Si02層，所述第二阻擋層103為SiN層；第一阻擋層102通過 熱氧化生長在第一導(dǎo)電類型襯底100上，第一阻擋層102的厚度為20rniT40nm ；第二阻擋 層103通過LPCVD (低壓氣相化學(xué)淀積)方式淀積在第一阻擋層102上，第二阻擋層103為 10(T200nm ；第一阻擋層102與第二阻擋層103的形成工藝均為常規(guī)工藝；
c、在上述第二阻擋層103上涂布光刻膠104，并通過曝光和顯影，去除場(chǎng)區(qū)上的光刻膠 104，保留有源區(qū)上的光刻膠104 ；
所述有源區(qū)上的光刻膠104可以作為后續(xù)腐蝕的阻擋層，場(chǎng)區(qū)上去除光刻膠104后，能 夠?qū)Φ谝粚?dǎo)電類型襯底100的場(chǎng)區(qū)進(jìn)行相應(yīng)操作；
d、去除場(chǎng)區(qū)上相對(duì)應(yīng)的第二阻擋層103及第一阻擋層102，使第一導(dǎo)電類型襯底100上 場(chǎng)區(qū)相對(duì)應(yīng)的表面暴露，如圖3所示；
圖A-3中，顯示了第一導(dǎo)電類型襯底100上場(chǎng)區(qū)去除第二阻擋層103后的結(jié)構(gòu)示意圖； 利用等離子體干法刻蝕工藝刻蝕第一阻擋層102及第二阻擋層103，第一導(dǎo)電類型襯底100 上與場(chǎng)區(qū)相對(duì)應(yīng)的表面暴露后，能夠通過后續(xù)工藝對(duì)場(chǎng)區(qū)進(jìn)行相應(yīng)的操作；
e、在上述第一導(dǎo)電類型襯底100的場(chǎng)區(qū)上刻蝕形成隔離溝槽，并去除有源區(qū)上的光刻 膠104，如圖4所示；
所述第一阻擋層102、第二阻擋層103及其上的光刻膠104作為溝槽刻蝕的硬掩膜 層，從而能夠在第一導(dǎo)電類型襯底100的場(chǎng)區(qū)上形成隔離溝槽，所述隔離溝槽的深度為 200nm^400nm ；所述隔離溝槽的刻蝕及去除光刻膠104均采用常規(guī)的方法和步驟；
f、在上述第一導(dǎo)電類型襯底100上依次設(shè)置第一側(cè)墻層105及第二側(cè)墻層106，所述第 一側(cè)墻側(cè)105及第二側(cè)墻層106覆蓋于有源區(qū)相對(duì)應(yīng)的第二阻擋層103及隔離溝槽德側(cè)壁 與槽底上，如圖5所示；
所述第一側(cè)墻層105為SW2層，所述第一側(cè)墻層105通過熱氧化生長在第二阻擋層103及隔離溝槽的槽底與側(cè)壁上，第一側(cè)墻層105的厚度為20rniT40nm ；在上述第一側(cè)墻層 105的表面上通過LPCVD方式淀積SiN層，形成第二側(cè)墻層106，所述第二側(cè)墻層106的厚 度為IOOnmlOOnm ；通過在第一側(cè)墻層105與第二側(cè)墻層106的相對(duì)應(yīng)配合，能夠?yàn)楹罄m(xù)側(cè) 墻107的形成提供基礎(chǔ)，為本發(fā)明的特征步驟；
g、去除有源區(qū)及隔離溝槽槽底上相應(yīng)的第二側(cè)墻層106，保留隔離溝槽側(cè)壁上相應(yīng)的 第二側(cè)墻層106，在隔離溝槽內(nèi)形成對(duì)應(yīng)分布的側(cè)墻107，如圖6所示；
通過各向異性的等離子干法刻蝕，將第一側(cè)墻層105及隔離溝槽槽底的第二側(cè)墻層 106去除，由于各向異性的等離子干法刻蝕，能夠得到隔離溝槽側(cè)壁上的側(cè)墻107，所述側(cè) 墻107為第一側(cè)墻層105及第二側(cè)墻層106形成的復(fù)合層；通過本發(fā)明保留側(cè)墻107的做 法，能夠減少鳥嘴，縮小有源區(qū)的間隔距離；
h、利用熱氧化工藝，在第一導(dǎo)電類型襯底100的場(chǎng)區(qū)上氧化得到隔離層108，如圖7所
示；
由于第一側(cè)墻層105為SiA層，且隔離層108也為SiA層，因此不需要去除場(chǎng)區(qū)上的 第一側(cè)墻層105，所述隔離層108的厚度為600ηπΓ800ηπι ；所述隔離層108的SW2層會(huì)向兩 側(cè)的有源區(qū)延伸；
i、去除有源區(qū)上相應(yīng)的第一側(cè)墻層105及第二阻擋層103，并除去第一導(dǎo)電類型襯底 100上場(chǎng)區(qū)相對(duì)應(yīng)的側(cè)墻107，如圖8所示；
所述第二阻擋層103及側(cè)墻107的SiN層通過160°C的磷酸溶液去除，所述磷酸去除 SiN步驟采用常規(guī)的操作工藝；
j、去除第一導(dǎo)電類型襯底100上的第一阻擋層102，在第一導(dǎo)電類型襯底100上得到通 過隔離層108相隔離的有源區(qū)，如圖9所示；
所述第一阻擋層102的SiO2層通過氫氟酸溶液腐蝕掉，同時(shí)可以增加適當(dāng)過腐蝕量， 以減小鳥嘴，改善表面形貌；在第一導(dǎo)電類型襯底100上得到相隔離的有源區(qū)后，后續(xù)工藝 即可進(jìn)行柵氧化和淀積多晶等常規(guī)CMOS工藝步驟，得到所需的CMOS結(jié)構(gòu)。如圖10所示為第一導(dǎo)電類型襯底100為SOI時(shí)，通過上述隔離步驟得到相隔離 有源區(qū)結(jié)構(gòu)，其中，109為埋層二氧化硅109，108為隔離層，100為第一導(dǎo)電類型襯底；所述 埋層二氧化硅109的形成通過常規(guī)工藝形成。本發(fā)明通過設(shè)置第一側(cè)墻層105及第二側(cè)墻層106形成側(cè)墻107的基礎(chǔ)，然后通 過各向異性的等離子干法刻蝕，來去除第一側(cè)墻層105及隔離溝槽槽底內(nèi)相應(yīng)的第二側(cè)墻 層106，從而在隔離溝槽內(nèi)得到側(cè)墻107，所述側(cè)墻107為SiO2及SiN的復(fù)合層，其中SW2 層覆蓋在隔離溝槽的側(cè)壁及部分槽底上，SiN層覆蓋在SiO2層上，由于形成的隔離層108也 為SiO2層，在氧化得到隔離層108時(shí)，由于側(cè)墻107的保護(hù)，因此可以使隔離氧化后的鳥嘴 減小，使有源區(qū)的隔離間距縮小，同時(shí)解決了 Recessed LOCOS隔離深度有限的問題，且去除 第一阻擋層102的SW2層后，能夠使有源區(qū)與場(chǎng)區(qū)更加平坦，滿足深亞微米CMOS工藝的隔 離要求，可以適用于特征尺寸0.25 μ m及以上的體硅CMOS和SOKSilicon On Insulator) CMOS的有源區(qū)隔離工藝，工藝操作簡(jiǎn)單；通過隔離溝槽深度和隔離氧化厚度的合適選取， 可以實(shí)現(xiàn)200rniT600nm Si膜厚度的有效全介質(zhì)隔離。
權(quán)利要求
1.一種CMOS有源區(qū)隔離工藝，其特征是，所述有源區(qū)隔離工藝包括如下步驟(a)、提供第一導(dǎo)電類型襯底(100)，并在所述第一導(dǎo)電類型襯底(100)上形成第二導(dǎo) 電類型阱區(qū)(101);(b)、在第一導(dǎo)電類型襯底(100)對(duì)應(yīng)于形成第二導(dǎo)電類型阱區(qū)(101)的表面上依次設(shè) 置第一阻擋層(102)及第二阻擋層(103)；(C)、在上述第二阻擋層(103)上涂布光刻膠(104)，并通過曝光和顯影，去除場(chǎng)區(qū)上的 光刻膠(104)，保留有源區(qū)上的光刻膠(104)；(d)、去除場(chǎng)區(qū)上相對(duì)應(yīng)的第二阻擋層(103)及第一阻擋層(102)，使第一導(dǎo)電類型襯 底(100)上場(chǎng)區(qū)相對(duì)應(yīng)的表面暴露；(e)、在上述第一導(dǎo)電類型襯底(100)的場(chǎng)區(qū)上刻蝕形成隔離溝槽，并去除有源區(qū)上的 光刻膠(104)；(f)、在上述第一導(dǎo)電類型襯底(100)上依次設(shè)置第一側(cè)墻層(105)及第二側(cè)墻層 (106)，所述第一側(cè)墻側(cè)(105)及第二側(cè)墻層(106)覆蓋于有源區(qū)相對(duì)應(yīng)的第二阻擋層 (103)及隔離溝槽德側(cè)壁與槽底上；(g)、去除有源區(qū)及隔離溝槽槽底上相應(yīng)的第二側(cè)墻層(106)，保留隔離溝槽側(cè)壁上相 應(yīng)的第二側(cè)墻層(106)，在隔離溝槽內(nèi)形成對(duì)應(yīng)分布的側(cè)墻(107)；(h)、利用熱氧化工藝，在第一導(dǎo)電類型襯底(100)的場(chǎng)區(qū)上氧化得到隔離層(108)；(i)、去除有源區(qū)上相應(yīng)的第一側(cè)墻層(105)及第二阻擋層(103)，并除去第一導(dǎo)電類 型襯底(100)上場(chǎng)區(qū)相對(duì)應(yīng)的側(cè)墻(107)；(j)、去除第一導(dǎo)電類型襯底(100)上的第一阻擋層(102)，在第一導(dǎo)電類型襯底(100) 上得到通過隔離層(108)相隔離的有源區(qū)。
2.根據(jù)權(quán)利要求1所述的CMOS有源區(qū)隔離工藝，其特征是所述第一導(dǎo)電類型襯底 (100)包括體硅或SOI。
3.根據(jù)權(quán)利要求1所述的CMOS有源區(qū)隔離工藝，其特征是所述第一阻擋層(102)為 SiO2層，所述第二阻擋層(103)為SiN層。
4.根據(jù)權(quán)利要求1或3所述的CMOS有源區(qū)隔離工藝，其特征是所述第一阻擋層(102) 通過熱氧化生長在第一導(dǎo)電類型襯底(100)上，第一阻擋層(102)的厚度為20ηπΓ40ηπι; 第二阻擋層(103)通過LPCVD淀積在第一阻擋層(103)上，第二阻擋層(103)的厚度為 100nm 200nm。
5.根據(jù)權(quán)利要求1所述的CMOS有源區(qū)隔離工藝，其特征是所述隔離溝槽的深度為 200nnT400nm。
6.根據(jù)權(quán)利要求1所述的CMOS有源區(qū)隔離工藝，其特征是所述第一側(cè)墻層(105)為 SiO2層，第二側(cè)墻層(106)為SiN層。
7.根據(jù)權(quán)利要求1或6所述的CMOS有源區(qū)隔離工藝，其特征是所述第一側(cè)墻層(105) 通過熱氧化生長在第二阻擋層(103)及隔離溝槽內(nèi)；第一側(cè)墻層(105)的厚度為2(T40nm ； 所述第二側(cè)墻層(106)通過LPCVD方式淀積在第一側(cè)墻層(105)上，所述第二側(cè)墻層(106) 的厚度為10(T200nm。
8.根據(jù)權(quán)利要求1所述的CMOS有源區(qū)隔離工藝，其特征是所述步驟(g)中，通過各向 異性的等離子干法刻蝕，去除有源區(qū)及隔離溝槽槽底上相應(yīng)的第二側(cè)墻層(106)，保留隔離溝槽側(cè)壁上相應(yīng)的第二側(cè)墻層(106)，在隔離溝槽內(nèi)形成對(duì)應(yīng)分布的側(cè)墻(107)。
9.根據(jù)權(quán)利要求1所述的CMOS有源區(qū)隔離工藝，其特征是所述隔離層(108)為S^2 層，所述隔離層(108)的厚度為600nnT800nm。
10.根據(jù)權(quán)利要求1所述的CMOS有源區(qū)隔離工藝，其特征是所述步驟(j)中，利用氫 氟酸溶液去除第一導(dǎo)電類型襯底(100)有源區(qū)上相應(yīng)的第一阻擋層(102)。
全文摘要
本發(fā)明涉及一種CMOS有源區(qū)隔離工藝，其包括如下步驟a、提供第一導(dǎo)電類型襯底，并形成第二導(dǎo)電類型阱區(qū)；b、第一導(dǎo)電類型襯底上依次設(shè)置第一阻擋層及第二阻擋層；c、涂布光刻膠，并去除場(chǎng)區(qū)上的光刻膠；d、去除場(chǎng)區(qū)上的第二阻擋層及第一阻擋層；e、在場(chǎng)區(qū)上刻蝕形成隔離溝槽；f、設(shè)置第一側(cè)墻層及第二側(cè)墻層；g、去除有源區(qū)及隔離溝槽槽底上相應(yīng)的第二側(cè)墻層，在隔離溝槽內(nèi)形成對(duì)應(yīng)分布的側(cè)墻；h、在場(chǎng)區(qū)上氧化得到隔離層；i、去除有源區(qū)上相應(yīng)的第一側(cè)墻層及第二阻擋層，并除去第一導(dǎo)電類型襯底上場(chǎng)區(qū)相對(duì)應(yīng)的側(cè)墻；j、去除第一導(dǎo)電類型襯底上的第一阻擋層。本發(fā)明工藝操作簡(jiǎn)單，鳥嘴減小，滿足深亞微米COMS工藝的隔離要求。
文檔編號(hào)H01L21/311GK102104017SQ20101054750
公開日2011年6月22日 申請(qǐng)日期2010年11月16日 優(yōu)先權(quán)日2010年11月16日
發(fā)明者李俊, 洪根深, 陳正才, 顧愛軍 申請(qǐng)人:無錫中微晶園電子有限公司