Bcd工藝中的隔離型齊納二極管及其制造方法
【專利摘要】本發(fā)明公開了一種BCD工藝中的隔離型齊納二極管,包括N型深阱,形成于半導體襯底上并用于實現(xiàn)隔離型齊納二極管的隔離;P型區(qū),包括疊加而成的高壓P阱、P阱和P型基區(qū);N型區(qū),由形成于P型區(qū)表面上的N型源漏注入?yún)^(qū)組成,N型區(qū)底部和P型區(qū)接觸并形成隔離型齊納二極管的PN結;P型引出區(qū),由形成于P型區(qū)表面上的N型源漏注入?yún)^(qū)組成;低壓N阱,形成于N型深阱中并位于P型區(qū)外部,在低壓N阱表面形成有由N型源漏注入?yún)^(qū)組成的N型深阱引出區(qū)。本發(fā)明還公開了一種BCD工藝中的隔離型齊納二極管的制造方法。本發(fā)明器件工藝能夠和BCD工藝良好的集成,不僅能夠降低工藝成本,還能使整個集成電路的系統(tǒng)性能和可靠性得到提高。
【專利說明】BCD工藝中的隔離型齊納二極管及其制造方法【技術領域】
[0001]本發(fā)明涉及半導體集成電路制造領域,特別是涉及一種BCD工藝中的隔離型齊納二極管。本發(fā)明還涉及一種B⑶工藝中的隔離型齊納二極管的制造方法。
【背景技術】
[0002]齊納二極管一般用作穩(wěn)壓管,也是一種晶體二極管。它是利用PN結的擊穿區(qū)具有穩(wěn)定電壓的特性來工作的。穩(wěn)壓管在穩(wěn)壓設備和一些電子電路中獲得廣泛的應用。把這種類型的二極管稱為穩(wěn)壓管,以區(qū)別用在整流、檢波和其他單向?qū)щ妶龊系亩O管。穩(wěn)壓二極管的特點就是擊穿后,其兩端的電壓基本保持不變。這樣,當把穩(wěn)壓管接入電路以后,若由于電源電壓發(fā)生波動,或其它原因造成電路中各點電壓變動時,負載兩端的電壓將基本保持不變。穩(wěn)壓管反向擊穿后,電流雖然在很大范圍內(nèi)變化,但穩(wěn)壓管兩端的電壓變化很小。利用這一特性,穩(wěn)壓管在電路中能起穩(wěn)壓作用。因為這種特性,穩(wěn)壓管主要被作為穩(wěn)壓器或電壓基準元件使用。其伏安特性見穩(wěn)壓二極管可以串聯(lián)起來以便在較高的電壓上使用,通過串聯(lián)就可獲得更多的穩(wěn)定電壓。
[0003]隔離型齊納二極管可以實現(xiàn)正負電壓的加載,而不是僅限制于加載正電壓或者負電壓。
[0004]B⑶工藝是一種單片集成工藝技術,1986年由意法半導體(ST)公司率先研制成功,這種技術能夠在同一芯片上制作雙極型晶體管(Bipolar),互補金屬氧化物半導體(CMOS)和雙擴散金屬氧化物半導體場效應管(DMOS)器件。B⑶工藝把Bipolar和CMOS器件同時制作在同一芯片上,它綜合了雙極型晶體管器件高跨導、強負載驅(qū)動能力和CMOS集成度高、低功耗的優(yōu)點,使其互相取長補短,發(fā)揮各自的優(yōu)點。更為重要的是,它集成了 DMOS功率器件,DMOS可以在開關模式下工作,功耗極低。不需要昂貴的封裝和冷卻系統(tǒng)就可以將大功率傳遞給負載。低功耗是BCD工藝的一個主要優(yōu)點之一。整合過的BCD工藝制程,可大幅降低功率耗損,提高系統(tǒng)性能,節(jié)省電路的封裝費用,并具有更好的可靠性。
[0005]由于穩(wěn)壓管在穩(wěn)壓設備和一些電子電路中的廣泛應用,如果能夠?qū)⒏綦x型齊納二極管和BCD工藝集成在一起實現(xiàn),將會進一步降低成本、提高電路系統(tǒng)的性能以及可靠性。
【發(fā)明內(nèi)容】
[0006]本發(fā)明所要解決的技術問題是提供一種BCD工藝中的隔離型齊納二極管,能夠和BCD工藝良好的集成,不僅能夠降低工藝成本,還能使整個集成電路的系統(tǒng)性能和可靠性得到提高。為此,本發(fā)明還提供一種BCD工藝中的隔離型齊納二極管的制造方法。
[0007]為解決上述技術問題,本發(fā)明提供的B⑶工藝中的隔離型齊納二極管包括:
[0008]N型深阱,形成于半導體襯底上并用于實現(xiàn)隔離型齊納二極管的隔離。
[0009]P型區(qū),形成于所述N型深阱中并被所述N型深阱包圍,所述P型區(qū)包括疊加而成的高壓P阱、P阱和P型基區(qū),所述P阱的結深小于所述高壓P阱的結深、且所述P阱疊加在所述高壓P阱中,所述P型基區(qū)的結深小于所述P阱的結深、且所述P型基區(qū)疊加在所述P阱中。
[0010]在所述半導體襯底上形成有淺溝槽隔離結構并由所述淺溝槽隔離隔離出有源區(qū),所述淺溝槽隔離的底部深度小于所述P型基區(qū)的結深;所述P型區(qū)至少包圍2個所述有源區(qū)。
[0011]N型區(qū),由形成于被所述P型區(qū)所包圍的、一個以上的所述有源區(qū)中的N型源漏注入?yún)^(qū)組成,所述N型區(qū)底部和所述P型區(qū)接觸并形成所述隔離型齊納二極管的PN結。
[0012]P型引出區(qū),由形成于被所述P型區(qū)所包圍、且和所述N型區(qū)所屬有源區(qū)不相同的有源區(qū)中P型源漏注入?yún)^(qū)組成,所述P型引出區(qū)和所述P型區(qū)接觸并用于引出所述P型區(qū)。
[0013]低壓N阱,形成于所述N型深阱中并位于所述P型區(qū)外部,在所述低壓N阱表面形成有由N型源漏注入?yún)^(qū)組成的N型深阱引出區(qū)。
[0014]進一步的改進是,所述隔離型齊納二極管的所述N型深阱的工藝條件和B⑶工藝中的DMOS器件的N型深阱的工藝條件相同;所述隔離型齊納二極管的所述低壓N阱的工藝條件和B⑶工藝中的DMOS器件的低壓N阱的工藝條件相同。
[0015]進一步的改進是,所述P型區(qū)的高壓P阱的工藝條件和B⑶工藝中的DMOS器件的高壓P阱的工藝條件相同;所述P型區(qū)的P阱的工藝條件和所述B⑶工藝中的DMOS器件的P阱的工藝條件相同;所述P型區(qū)的P型基區(qū)的工藝條件和所述B⑶工藝中的Bipolar器件的P型基區(qū)的工藝條件相同。
[0016]進一步的改進是,所述N型區(qū)和所述N型深阱引出區(qū)的N型源漏注入?yún)^(qū)的工藝條件都和所述BCD工藝中的CMOS器件的N型源漏注入?yún)^(qū)的工藝條件相同;所述P型引出區(qū)的P型源漏注入?yún)^(qū)的工藝條件和所述B⑶工藝中的CMOS器件的P型源漏注入?yún)^(qū)的工藝條件相同。
[0017]為解決上述技術問題,本發(fā)明提供的BCD工藝中的隔離型齊納二極管的制造方法包括如下步驟:
[0018]步驟一、采用離子注入工藝在半導體襯底上形成N型深阱。
[0019]步驟二、采用光刻工藝定義出P型區(qū)的形成區(qū)域,進行第一 P型離子注入工藝在所述P型區(qū)的形成區(qū)域的所述N型深阱中形成高壓P阱。
[0020]步驟三、在所述半導體襯底上形成有淺溝槽隔離結構,由所述淺溝槽隔離隔離出有源區(qū),所述P型區(qū)至少包圍2個所述有源區(qū)。
[0021]步驟四、進行第二 P型離子注入工藝在所述P型區(qū)的形成區(qū)域中形成P阱,所述P阱的結深小于所述高壓P阱的結深、且所述P阱疊加在所述高壓P阱中;進行第一 N型離子注入在所述P型區(qū)的形成區(qū)域外的所述N型深阱中形成低壓N阱。
[0022]步驟五、進行第三P型離子注入工藝在所述P型區(qū)的形成區(qū)域中形成P型基區(qū),所述P型基區(qū)的結深小于所述P阱的結深、且所述P型基區(qū)疊加在所述P阱中,所述P型基區(qū)的結深大于所述淺溝槽隔離的底部深度。
[0023]步驟六、進行N型源漏注入同時形成N型區(qū)和N型深阱引出區(qū),所述N型區(qū)位于被所述P型區(qū)所包圍的、一個以上的所述有源區(qū)中,所述N型區(qū)底部和所述P型區(qū)接觸并形成所述隔離型齊納二極管的PN結;所述N型深阱弓I出區(qū)位于所述低壓N阱表面。進行P型源漏注入形成P型引出區(qū),所述P型引出區(qū)位于被所述P型區(qū)所包圍、且和所述N型區(qū)所屬有源區(qū)不相同的有源區(qū),所述P型引出區(qū)和所述P型區(qū)接觸并用于引出所述P型區(qū)。[0024]進一步的改進是,步驟一中所述N型深阱的離子注入工藝采用B⑶工藝中的DMOS器件的N型深阱注入;步驟四中所述第一 N型離子注入采用BCD工藝中的DMOS器件的低壓
N阱注入。
[0025]進一步的改進是,步驟二中的所述第一 P型離子注入采用B⑶工藝中的DMOS器件的高壓P阱注入;步驟四中的所述第二 P型離子注入采用B⑶工藝中的DMOS器件的P阱注入;步驟五中的所述第三P型離子注入采用B⑶工藝中的Bipolar器件的P型基區(qū)注入。
[0026]進一步的改進是,形成所述高壓P阱的所述第一 P型離子注入的工藝條件為:注入雜質(zhì)為硼,注入能量為200keV?260keV,注入劑量為2.0E12cnT2?5.0E12cnT2。形成所述P阱的所述第二 P型離子注入的工藝條件為:注入雜質(zhì)為硼,注入能量為SOkeV?140keV,注入劑量為8.0E12cnT2?12E12cnT2。形成所述P型基區(qū)的所述第三P型離子注入的工藝條件為:注入雜質(zhì)為硼,注入能量為50keV?70keV,注入劑量為3.5E13cnT2?4.0E13cnT2。
[0027]進一步的改進是,步驟六中的所述N型源漏注入采用B⑶工藝中的CMOS器件的N型源漏注入;所述P型源漏注入采用所述B⑶工藝中的CMOS器件的P型源漏注入。
[0028]進一步的改進是,所述N型源漏注入的工藝條件為:注入雜質(zhì)為砷,注入能量為50keV?70keV,注入劑量為4.0E15cnT2?6.0E15cnT2 ;所述P型源漏注入的工藝條件為:注入雜質(zhì)為硼,注入能量為13keV?17keV,注入劑量為4.0E15cnT2?6.0E15cnT2。
[0029]本發(fā)明隔離型齊納二極管的結構能夠使得組成隔離型齊納二極管的各功能區(qū)域工藝條件和B⑶工藝中的各種工藝條件相同,從而能夠?qū)崿F(xiàn)隔離型齊納二極管和B⑶工藝良好的集成,不僅能夠降低工藝成本,還能使整個集成電路的系統(tǒng)性能和可靠性得到提高。
【專利附圖】
【附圖說明】
[0030]下面結合附圖和【具體實施方式】對本發(fā)明作進一步詳細的說明:
[0031]圖1是本發(fā)明實施例BCD工藝中的隔離型齊納二極管的結構示意圖;
[0032]圖2A-圖2E是本發(fā)明實施例方法的各步驟中的器件結構示意圖。
【具體實施方式】
[0033]如圖1所示,是本發(fā)明實施例BCD工藝中的隔離型齊納二極管的結構示意圖;本發(fā)明實施例BCD工藝中的隔離型齊納二極管包括:
[0034]N型深阱3,形成于半導體襯底上并用于實現(xiàn)隔離型齊納二極管的隔離。本發(fā)明實施例中所述半導體襯底的結構包括:p型硅襯底I,在所述硅襯底I上形成的N型埋層2,以及在形成有所述N型埋層2的所述硅襯底I的表面上方形成的P型外延層;所述N型深阱3通過離子注入工藝形成于所述P型外延層中。在本發(fā)明實施例中所述隔離型齊納二極管的所述N型深阱3的工藝條件和B⑶工藝中的DMOS器件的N型深阱的工藝條件相同;從而使得所述隔離型齊納二極管的所述N型深阱3和BCD工藝中的DMOS器件的N型深阱能夠集成在一起形成。
[0035]P型區(qū),形成于所述N型深阱3中并被所述N型深阱3包圍,所述P型區(qū)包括疊加而成的高壓P阱4、P阱6和P型基區(qū)8,所述P阱6的結深小于所述高壓P阱4的結深、且所述P阱6疊加在所述高壓P阱4中,所述P型基區(qū)8的結深小于所述P阱6的結深、且所述P型基區(qū)8疊加在所述P阱6中。所述P型區(qū)的高壓P阱4的工藝條件和B⑶工藝中的DMOS器件的高壓P阱的工藝條件相同;所述P型區(qū)的P阱6的工藝條件和所述B⑶工藝中的DMOS器件的P阱的工藝條件相同;所述P型區(qū)的P型基區(qū)8的工藝條件和所述B⑶工藝中的Bipolar器件的P型基區(qū)的工藝條件相同。
[0036]在所述半導體襯底上形成有淺溝槽隔離5結構并由所述淺溝槽隔離5隔離出有源區(qū),所述淺溝槽隔離5的底部深度小于所述P型基區(qū)8的結深;所述P型區(qū)至少包圍2個所述有源區(qū),圖1中顯示被所述P型區(qū)包圍的有源區(qū)為一個。
[0037]N型區(qū)9a,由形成于被所述P型區(qū)所包圍的、一個以上的所述有源區(qū)中的N型源漏注入?yún)^(qū)組成,所述N型區(qū)9a底部和所述P型區(qū)接觸并形成所述隔離型齊納二極管的PN結11,即所述隔離型齊納二極管的擊穿電壓由PN結11決定。
[0038]P型引出區(qū)10,由形成于被所述P型區(qū)所包圍、且和所述N型區(qū)9a所屬有源區(qū)不相同的有源區(qū)中P型源漏注入?yún)^(qū)組成,所述P型引出區(qū)10和所述P型區(qū)接觸并用于引出所述P型區(qū)。
[0039]低壓N阱7,形成于所述N型深阱3中并位于所述P型區(qū)外部,在所述低壓N阱7表面形成有由N型源漏注入?yún)^(qū)組成的N型深阱引出區(qū)%。所述隔離型齊納二極管的所述低壓N阱7的工藝條件和B⑶工藝中的DMOS器件的低壓N阱7的工藝條件相同。
[0040]如圖2A至圖2E所示,是本發(fā)明實施例方法的各步驟中的器件結構示意圖。本發(fā)明實施例BCD工藝中的隔離型齊納二極管的制造方法包括如下步驟:
[0041]步驟一、如圖2A所示,先提供一半導體襯底,本發(fā)明實施例中選用P型硅襯底I ;在所述硅襯底I上制作N型埋層2,之后采用外延生長工藝在所述N型埋層2上形成P型外延層。采用離子注入工藝在所述P型外延層上形成N型深阱3。所述N型深阱3的離子注入工藝采用B⑶工藝中的DMOS器件的N型深阱注入,在隔離型齊納二極管和B⑶工藝集成時,所述隔離型齊納二極管的所述N型深阱3能和所述BCD工藝中的DMOS器件的N型深阱一起形成,所述N型深阱3的離子注入工藝的具體工藝條件為:注入雜質(zhì)為磷,注入能量為400keV ?440keV,注入劑量為 1.0E13cnT2 ?1.5E13cnT2。
[0042]步驟二、如圖2B所示,采用光刻工藝定義出P型區(qū)的形成區(qū)域,進行第一 P型離子注入工藝在所述P型區(qū)的形成區(qū)域的所述N型深阱3中形成高壓P阱4。所述第一 P型離子注入采用B⑶工藝中的DMOS器件的高壓P阱注入,且該高壓P阱注入的具體工藝條件為:注入雜質(zhì)為硼,注入能量為200keV?260keV,注入劑量為2.0E12cnT2?5.0E12cnT2。在隔離型齊納二極管和BCD工藝集成時,所述隔離型齊納二極管的所述高壓P阱4能和所述BCD工藝中的DMOS器件的高壓P阱一起形成。
[0043]步驟三、如圖2C所示,在所述半導體襯底上形成有淺溝槽隔離5結構,由所述淺溝槽隔離5隔離出有源區(qū),所述P型區(qū)至少包圍2個所述有源區(qū)。
[0044]步驟四、如圖2D所示,進行第二 P型離子注入工藝在所述P型區(qū)的形成區(qū)域中形成P阱6,所述P阱6的結深小于所述高壓P阱4的結深、且所述P阱6疊加在所述高壓P阱4中。所述第二 P型離子注入采用B⑶工藝中的DMOS器件的P阱注入,形成所述P阱的所述第二 P型離子注入即所述P阱注入的具體工藝條件為:注入雜質(zhì)為硼,注入能量為80keV ?140keV,注入劑量為 8.0E12cnT2 ?12E12cnT2。
[0045]進行第一 N型離子注入在所述P型區(qū)的形成區(qū)域外的所述N型深阱3中形成低壓N阱7。所述第一 N型離子注入采用B⑶工藝中的DMOS器件的低壓N阱注入,所述低壓N阱7的離子注入工藝的具體工藝條件為:注入雜質(zhì)為磷,注入能量為IOOkeV?160keV,注入劑量為 3.0E12cnT2 ?6.0E12cnT2。
[0046]在隔離型齊納二極管和B⑶工藝集成時,所述隔離型齊納二極管的所述P阱6能和所述BCD工藝中的DMOS器件的P阱一起形成;所述隔離型齊納二極管的所述低壓N阱7能和所述B⑶工藝中的DMOS器件的低壓N阱一起形成。
[0047]步驟五、如圖2E所示,進行第三P型離子注入工藝在所述P型區(qū)的形成區(qū)域中形成P型基區(qū)8,所述P型基區(qū)8的結深小于所述P阱6的結深、且所述P型基區(qū)8疊加在所述P阱6中,所述P型基區(qū)8的結深大于所述淺溝槽隔離5的底部深度。所述第三P型離子注入采用B⑶工藝中的Bipolar器件的P型基區(qū)注入,所述P型基區(qū)注入的工藝條件為:注入雜質(zhì)為硼,注入能量為50keV?70keV,注入劑量為3.5E13cnT2?4.0E13cnT2。在隔離型齊納二極管和BCD工藝集成時,所述隔離型齊納二極管的所述P型基區(qū)8能和所述BCD工藝中的Bipolar器件的P型基區(qū)一起形成。
[0048]步驟六、如圖1所示,進行N型源漏注入同時形成N型區(qū)9a和N型深阱引出區(qū)%,所述N型區(qū)9a位于被所述P型區(qū)所包圍的、一個以上的所述有源區(qū)中,所述N型區(qū)9a底部和所述P型區(qū)接觸并形成所述隔離型齊納二極管的PN結11 ;所述N型深阱弓I出區(qū)9b位于所述低壓N阱7表面。進行P型源漏注入形成P型引出區(qū)10,所述P型引出區(qū)10位于被所述P型區(qū)所包圍、且和所述N型區(qū)9a所屬有源區(qū)不相同的有源區(qū),所述P型引出區(qū)10和所述P型區(qū)接觸并用于引出所述P型區(qū)。
[0049]所述N型源漏注入采用B⑶工藝中的CMOS器件的N型源漏注入,所述N型源漏注入的工藝條件為:注入雜質(zhì)為砷,注入能量為50keV?70keV,注入劑量為4.0E15cm_2?
6.0E15cm_2。所述P型源漏注入采用所述B⑶工藝中的CMOS器件的P型源漏注入,所述P型源漏注入的工藝條件為:注入雜質(zhì)為硼,注入能量為13keV?17keV,注入劑量為4.0E15cnT2?6.0E15cnT2。在隔離型齊納二極管和B⑶工藝集成時,所述隔離型齊納二極管的所述N型區(qū)9a和N型深阱引出區(qū)9b都能和所述BCD工藝中的CMOS器件的N型源漏注入?yún)^(qū)一起形成;所述隔離型齊納二極管的所述P型引出區(qū)10能和所述BCD工藝中的CMOS器件的P型源漏注入?yún)^(qū)一起形成。
[0050]以上通過具體實施例對本發(fā)明進行了詳細的說明,但這些并非構成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下,本領域的技術人員還可做出許多變形和改進,這些也應視為本發(fā)明的保護范圍。
【權利要求】
1.一種B⑶工藝中的隔離型齊納二極管,其特征在于,包括: N型深阱,形成于半導體襯底上并用于實現(xiàn)隔離型齊納二極管的隔離; P型區(qū),形成于所述N型深阱中并被所述N型深阱包圍,所述P型區(qū)包括疊加而成的高壓P阱、P阱和P型基區(qū),所述P阱的結深小于所述高壓P阱的結深、且所述P阱疊加在所述高壓P阱中,所述P型基區(qū)的結深小于所述P阱的結深、且所述P型基區(qū)疊加在所述P阱中; 在所述半導體襯底上形成有淺溝槽隔離結構并由所述淺溝槽隔離隔離出有源區(qū),所述淺溝槽隔 離的底部深度小于所述P型基區(qū)的結深;所述P型區(qū)至少包圍2個所述有源區(qū); N型區(qū),由形成于被所述P型區(qū)所包圍的、一個以上的所述有源區(qū)中的N型源漏注入?yún)^(qū)組成,所述N型區(qū)底部和所述P型區(qū)接觸并形成所述隔離型齊納二極管的PN結; P型引出區(qū),由形成于被所述P型區(qū)所包圍、且和所述N型區(qū)所屬有源區(qū)不相同的有源區(qū)中P型源漏注入?yún)^(qū)組成,所述P型引出區(qū)和所述P型區(qū)接觸并用于引出所述P型區(qū);低壓N阱,形成于所述N型深阱中并位于所述P型區(qū)外部,在所述低壓N阱表面形成有由N型源漏注入?yún)^(qū)組成的N型深阱引出區(qū)。
2.如權利要求1所述BCD工藝中的隔離型齊納二極管,其特征在于:所述隔離型齊納二極管的所述N型深阱的工藝條件和B⑶工藝中的DMOS器件的N型深阱的工藝條件相同;所述隔離型齊納二極管的所述低壓N阱的工藝條件和BCD工藝中的DMOS器件的低壓N阱的工藝條件相同。
3.如權利要求1所述BCD工藝中的隔離型齊納二極管,其特征在于:所述P型區(qū)的高壓P阱的工藝條件和B⑶工藝中的DMOS器件的高壓P阱的工藝條件相同;所述P型區(qū)的P阱的工藝條件和所述B⑶工藝中的DMOS器件的P阱的工藝條件相同;所述P型區(qū)的P型基區(qū)的工藝條件和所述B⑶工藝中的Bipolar器件的P型基區(qū)的工藝條件相同。
4.如權利要求1所述BCD工藝中的隔離型齊納二極管,其特征在于:所述N型區(qū)和所述N型深阱引出區(qū)的N型源漏注入?yún)^(qū)的工藝條件都和所述B⑶工藝中的CMOS器件的N型源漏注入?yún)^(qū)的工藝條件相同;所述P型引出區(qū)的P型源漏注入?yún)^(qū)的工藝條件和所述B⑶工藝中的CMOS器件的P型源漏注入?yún)^(qū)的工藝條件相同。
5.一種BCD工藝中的隔離型齊納二極管的制造方法,其特征在于,包括如下步驟: 步驟一、采用離子注入工藝在半導體襯底上形成N型深阱; 步驟二、采用光刻工藝定義出P型區(qū)的形成區(qū)域,進行第一 P型離子注入工藝在所述P型區(qū)的形成區(qū)域的所述N型深阱中形成高壓P阱; 步驟三、在所述半導體襯底上形成有淺溝槽隔離結構,由所述淺溝槽隔離隔離出有源區(qū),所述P型區(qū)至少包圍2個所述有源區(qū); 步驟四、進行第二 P型離子注入工藝在所述P型區(qū)的形成區(qū)域中形成P阱,所述P阱的結深小于所述高壓P阱的結深、且所述P阱疊加在所述高壓P阱中;進行第一 N型離子注入在所述P型區(qū)的形成區(qū)域外的所述N型深阱中形成低壓N阱; 步驟五、進行第三P型離子注入工藝在所述P型區(qū)的形成區(qū)域中形成P型基區(qū),所述P型基區(qū)的結深小于所述P阱的結深、且所述P型基區(qū)疊加在所述P阱中,所述P型基區(qū)的結深大于所述淺溝槽隔離的底部深度; 步驟六、進行N型源漏注入同時形成N型區(qū)和N型深阱弓丨出區(qū),所述N型區(qū)位于被所述P型區(qū)所包圍的、一個以上的所述有源區(qū)中,所述N型區(qū)底部和所述P型區(qū)接觸并形成所述隔離型齊納二極管的PN結;所述N型深阱引出區(qū)位于所述低壓N阱表面; 進行P型源漏注入形成P型引出區(qū),所述P型引出區(qū)位于被所述P型區(qū)所包圍、且和所述N型區(qū)所屬有源區(qū)不相同的有源區(qū),所述P型引出區(qū)和所述P型區(qū)接觸并用于引出所述P型區(qū)。
6.如權利要求5所述的方法,其特征在于:步驟一中所述N型深阱的離子注入工藝采用B⑶工藝中的DMOS器件的N型深阱注入;步驟四中所述第一 N型離子注入采用B⑶工藝中的DMOS器件的低壓N阱注入。
7.如權利要求5所述的方法,其特征在于:步驟二中的所述第一P型離子注入采用BCD工藝中的DMOS器件的高壓P阱注入;步驟四中的所述第二 P型離子注入采用B⑶工藝中的DMOS器件的P阱注入;步驟五中的所述第三P型離子注入采用B⑶工藝中的Bipolar器件的P型基區(qū)注入。
8.如權利要求7所述的方法,其特征在于:形成所述高壓P阱的所述第一P型離子注入的工藝條件為:注入雜質(zhì)為硼,注入能量為200keV~260keV,注入劑量為2.0E12cnT2~5.0E12cm 2 ; 形成所述P阱的所述第二 P型離子注入的工藝條件為:注入雜質(zhì)為硼,注入能量為80keV ~140keV,注入劑量為 8.0E12cnT2 ~UEUcia2 ; 形成所述P型基區(qū)的所述第三P型離子注入的工藝條件為:注入雜質(zhì)為硼,注入能量為50keV ~70keV,注入劑量為 3.5E13cnT2 ~4.0E13cnT2。
9.如權利要求5所述的方法,其特征在于:步驟六中的所述N型源漏注入采用BCD工藝中的CMOS器件的N型源漏注入;所述P型源漏注入采用所述B⑶工藝中的CMOS器件的P型源漏注入。
10.如權利要求9所述的方法,其特征在于:所述N型源漏注入的工藝條件為:注入雜質(zhì)為砷,注入能量為50keV~70keV,注入劑量為4.0E15cnT2~6.0E15cnT2 ; 所述P型源漏注入的工藝條件為:注入雜質(zhì)為硼,注入能量為13keV~17keV,注入劑量為 4.0E15cnT2 ~6.0E15cnT2。
【文檔編號】H01L21/265GK104009098SQ201310058886
【公開日】2014年8月27日 申請日期:2013年2月25日 優(yōu)先權日:2013年2月25日
【發(fā)明者】劉冬華, 石晶, 段文婷, 胡君, 錢文生 申請人:上海華虹宏力半導體制造有限公司