本公開總體上涉及集成電路，該集成電路包括使其負(fù)載路徑串聯(lián)連接的多個晶體管器件以及與一個晶體管器件的負(fù)載路徑并聯(lián)連接的至少一個電壓限制結(jié)構(gòu)。

背景技術(shù)：

諸如mosfets(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)的晶體管被廣泛地用在汽車、工業(yè)或者消費(fèi)類電子應(yīng)用中用于驅(qū)動負(fù)載、轉(zhuǎn)換電力等。那些晶體管通常被稱為功率晶體管。根據(jù)一個設(shè)計概念，一個功率晶體管的功能可以通過包括使其負(fù)載路徑串聯(lián)連接的多個晶體管器件的電子電路(晶體管布置)獲得。在這個設(shè)計中，電壓限制結(jié)構(gòu)可以與這些晶體管器件中的至少一些的負(fù)載路徑并聯(lián)連接。在晶體管布置的阻斷狀態(tài)下，這些電壓限制結(jié)構(gòu)防止單個的晶體管器件過載。再者，電壓限制結(jié)構(gòu)確保在阻斷狀態(tài)時施加至晶體管布置的總電壓被更均等地被多個晶體管器件分擔(dān)。

存在以節(jié)約空間的方式來實現(xiàn)晶體管布置的需求。

技術(shù)實現(xiàn)要素：

一個實施方案涉及集成電路。該集成電路包括半導(dǎo)體體，其具有第一半導(dǎo)體層、在第一半導(dǎo)體層上的絕緣層、以及在絕緣層上的第二半導(dǎo)體層。集成電路還包括多個晶體管，該多個晶體管中的每個晶體管包括負(fù)載路徑和控制節(jié)點。負(fù)載路徑串聯(lián)連接，并且多個晶體管至少部分地集成在第二半導(dǎo)體層中。電壓限制結(jié)構(gòu)與多個晶體管中的一個晶體管的負(fù)載路徑并聯(lián)連接，其中電壓限制結(jié)構(gòu)集成在第一半導(dǎo)體層中并且通過延伸穿過絕緣層的兩個導(dǎo)電通孔連接至多個晶體管中的該一個晶體管。

附圖說明

下面參照附圖來說明示例。附圖用于說明某些原理，因此僅說明理解這些原理所必需的方面。附圖不是按比例的。在附圖中，相同的附圖標(biāo)記指示相似的特征。

圖1示意性地例示了根據(jù)一個實施方案的具有多個晶體管的集成電路；

圖2示意性地例示了根據(jù)另一實施方案的具有多個晶體管的集成電路；

圖3a和3b示出了根據(jù)一個實施方案的多個晶體管中的一個的透視截面圖和垂直橫截面圖；

圖4a，4b和4c示出了根據(jù)一個實施方案的多個晶體管中的一個的透視截面圖和兩個垂直橫截面圖；

圖5示出了根據(jù)一個實施方案的多個晶體管中的一個的俯視圖；

圖6示出了根據(jù)一個實施方案的多個晶體管中的一個的垂直橫截面圖；以及

圖7a和7b示出了根據(jù)一個示例的集成電路垂直橫截面圖和俯視圖。

具體實施方式

在下面的詳細(xì)說明中，參照附圖。附圖構(gòu)成說明書的一部分并且借助于說明來示出了其中可以實行本發(fā)明的具體的實施方案。應(yīng)當(dāng)理解，除非另外具體地指明，否則本文中描述的各個實施方案的特征可以相互組合。

圖1示出了根據(jù)一個實施方案的集成電路的垂直橫截面圖。集成電路包括半導(dǎo)體本體100，該半導(dǎo)體本體100具有第一半導(dǎo)體層110、在第一半導(dǎo)體層110上的絕緣層120、以及在絕緣層120上的第二半導(dǎo)體層130。這種類型的半導(dǎo)體本體100可以被稱為soi(絕緣層上硅)襯底。然而，第一半導(dǎo)體層110和第二半導(dǎo)體層130不限于是硅層。而是，任何常規(guī)的半導(dǎo)體材料都可以用于實現(xiàn)這些半導(dǎo)體層110和半導(dǎo)體層130。這樣的半導(dǎo)體材料的示例包括但不限于碳化硅(sic)、砷化鎵(gaas)、氮化鎵(gan)、包含硅或者鍺的材料等。再者，絕緣層120不限于由諸如氧化硅(sio2)的半導(dǎo)體氧化物制造而成。而是，還可以使用任何其他類型的電絕緣或介質(zhì)絕緣材料。

第一半導(dǎo)體層110和第二半導(dǎo)體層130可以包括相同類型的半導(dǎo)體材料。例如，第一半導(dǎo)體層110和第二半導(dǎo)體層130兩者都包括單晶硅。根據(jù)另一實施方案，第一半導(dǎo)體層110和第二半導(dǎo)體層130包括不同類型的半導(dǎo)體材料。根據(jù)一個實施方案，該第一半導(dǎo)體層110和第二半導(dǎo)體層130中的一個包括單晶硅，并且第一半導(dǎo)體層110和第二半導(dǎo)體層130中的另一個包括單晶碳化硅。

參照圖1，集成電路還包括多個晶體管21-2n。在圖1中，借助于電路符號示意性地圖示了這些晶體管21-2n。下面本文將更詳細(xì)地說明如何可以實現(xiàn)這些晶體管的實施方案。這些晶體管21-2n中的每個至少部分地集成在第二半導(dǎo)體層130中?！爸辽俨糠值丶伞币馕吨辽龠@些晶體管21-2n的有源半導(dǎo)體區(qū)被集成在第二半導(dǎo)體層130中。在圖1中示出的實施方案中，晶體管21-2n被繪制成mosfets(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)。在這種情況下，有源器件區(qū)是源極區(qū)、體區(qū)、漂移區(qū)和漏極區(qū)，其將在下面更詳細(xì)地說明。

多個晶體管器件21-2n中的每個包括第一負(fù)載節(jié)點d和第二負(fù)載節(jié)點s之間的負(fù)載路徑。在圖1中示出的晶體管器件中，第一負(fù)載節(jié)點是相應(yīng)的晶體管的漏節(jié)點，并且第二負(fù)載節(jié)點是相應(yīng)的晶體管的源節(jié)點。因此，在下文中各個的晶體管21-2n的負(fù)載路徑也將稱為這些晶體管21-2n的漏-源路徑。晶體管21-2n的負(fù)載路徑d-s被串聯(lián)連接，而具有這些負(fù)載路徑的串聯(lián)電路被連接在集成電路的第一負(fù)載節(jié)點12和第二負(fù)載節(jié)點13之間。再者，多個晶體管21-2n中的每個包括控制節(jié)點。在圖1中示出的實施方案中，控制節(jié)點是相應(yīng)的mosfet21-2n的柵節(jié)點g。

參照圖1，集成電路還包括至少一個電壓限制結(jié)構(gòu)。在圖1中示出的這個具體的實施方案中，集成電路包括多個電壓限制結(jié)構(gòu)，使得多個晶體管21-2n的每個具有與其相關(guān)聯(lián)的電壓限制結(jié)構(gòu)。

第一半導(dǎo)體層110具有第一摻雜類型(導(dǎo)電類型)的基本摻雜。在圖1中，利用附圖標(biāo)記4來標(biāo)記具有第一摻雜類型的基本摻雜的第一半導(dǎo)體層110的區(qū)。在下面該區(qū)4將稱被為第一區(qū)。電壓限制結(jié)構(gòu)由第一區(qū)4和第二摻雜類型(與第一摻雜類型互補(bǔ))的多個第二區(qū)311-31n+1形成，其中該第二區(qū)311-31n+1中的每個電連接至多個通孔51-5n+1中的一個。根據(jù)一個實施方案，通孔51-5n+1中的每個歐姆連接至相應(yīng)的第二區(qū)311-31n+1。因此，單個的第二區(qū)311-31n+1可以包括接觸區(qū)(在圖1中以虛線示出并且在第二區(qū)311的情況下利用附圖標(biāo)記321來標(biāo)記)，該接觸區(qū)具有比第二區(qū)311-31n+1更高的摻雜濃度并且用于將第二區(qū)311-31n+1歐姆連接至通孔51-5n+1。

這些電壓限制結(jié)構(gòu)中的每個可以被看作是具有以背對背配置連接的兩個雪崩二極管或者齊納二極管的串聯(lián)電路?？梢允┘釉谂c一個電壓限制結(jié)構(gòu)相關(guān)聯(lián)的兩個通孔之間的最大電壓基本上由在串聯(lián)電路中反相偏置的齊納二極管或者雪崩二極管的擊穿電壓給出。如果施加高于該擊穿電壓的電壓，則相應(yīng)的齊納二極管或者雪崩二極管導(dǎo)通并且因此對通孔之間的電壓進(jìn)行鉗位。圖1中還示出了這些二極管的電路符號。僅出于說明的目的，附圖中示出的二極管示出下述情形：第一區(qū)4是p摻雜的并且第二區(qū)是n摻雜的，使得雪崩二極管或者齊納二極管的陰極由第二區(qū)311-312形成以及陽極由第一區(qū)4形成。雖然圖1示出了與晶體管21-2n的每個相關(guān)聯(lián)的電壓限制結(jié)構(gòu)，但是這僅僅是示例。集成電路可以包括在1和n之間的任意數(shù)目個電壓限制結(jié)構(gòu)，其中n指示串聯(lián)電路中的晶體管21-2n的總數(shù)目。在圖1中示出的實施方案中，至少一個電壓限制結(jié)構(gòu)與相關(guān)聯(lián)的晶體管2i的負(fù)載路徑并聯(lián)連接，而2i指示多個晶體管21-2n中的任意晶體管。

在每種情況下，電壓限制結(jié)構(gòu)通過延伸穿過絕緣層120的兩個導(dǎo)電通孔來與相關(guān)聯(lián)的晶體管2i的負(fù)載路徑并聯(lián)連接。每個通孔延伸至第一半導(dǎo)體層110或者延伸至第一半導(dǎo)體層110中。在圖1中示出的實施方案中，其中電壓限制結(jié)構(gòu)與多個晶體管21-2n中每個的負(fù)載路徑并聯(lián)連接，存在將n個電壓限制結(jié)構(gòu)與n個晶體管的負(fù)載路徑并聯(lián)連接的n+1個通孔51-5n-1。根據(jù)這些通孔51-5n+1，n-1個通孔由兩個電壓限制結(jié)構(gòu)共享，其中n-1個通孔是在圖1中示出的實施方案中的通孔52-5n。例如，通孔52是用于將電壓限制結(jié)構(gòu)與晶體管器件21的負(fù)載路徑并聯(lián)連接的兩個通孔中的一個(另一個是通孔51)。并且通孔52是用于將電壓限制結(jié)構(gòu)與晶體管22的負(fù)載路徑并聯(lián)連接的兩個通孔中的一個(另一個是通孔53)。

在本實施方式中，通孔51-5n+1中的每個包括導(dǎo)電中心511以及使該中心與第二半導(dǎo)體層130電絕緣和分離的環(huán)521。為了清楚起見，圖1僅僅示出了用于第一通孔51的中心511和環(huán)521的附圖標(biāo)記。

參照上文，晶體管21-2n的負(fù)載路徑串聯(lián)連接，而每個晶體管的負(fù)載路徑連接在多個通孔51-5n+1中的兩個之間。圖1中僅示意性地示出了每個負(fù)載路徑在兩個通孔之間的這樣的連接。

具有多個晶體管21-2n的集成電路1像一個晶體管一樣操作。因此，多個晶體管21-2n中的一個21被配置成接收外部驅(qū)動信號vdrv，而其他的晶體管中的每個接收作為驅(qū)動信號(驅(qū)動電壓)的、至少一個其他的晶體管的負(fù)載路徑電壓。為此，第一晶體管21的柵節(jié)點g連接至輸入節(jié)點11，而外部驅(qū)動信號vdrv可以被施加在集成電路的輸入節(jié)點11和第一負(fù)載節(jié)點12之間。第一晶體管21取決于該驅(qū)動電壓vdrv的電壓水平而導(dǎo)通或關(guān)斷。僅出于說明的目的，在圖1中示出的實施方案中第一晶體管21被繪制為n型增強(qiáng)型mosfet。當(dāng)驅(qū)動電壓vdrv的電壓水平在正閾值電壓之上時，該類型的第一晶體管21導(dǎo)通，并且當(dāng)驅(qū)動電壓vdrv的電壓水平在該正閾值電壓之下時，該類型的第一晶體管21關(guān)斷。如果第一晶體管21被實現(xiàn)為n型耗盡型mosfet而不是n型增強(qiáng)型mosfet，則當(dāng)驅(qū)動電壓vdrv的電壓水平在負(fù)閾值電壓之上時，第一晶體管21導(dǎo)通，并且當(dāng)驅(qū)動電壓vdrv的電壓水平在該負(fù)閾值電壓之下時，第一晶體管21關(guān)斷。

其他的晶體管(即在圖1中示出的實施方案中的晶體管22-2n)中的每個由多個晶體管21-2n中的至少一個控制。具體地，其他的晶體管22-2n中的每個由多個晶體管21-2n中的至少一個的負(fù)載路徑電壓控制。在圖1中示出的實施方案中，這些其他的晶體管22-2n中的每個由多個晶體管中的正好一個晶體管的負(fù)載路徑電壓控制。一個晶體管2i的“負(fù)載路徑電壓”是相應(yīng)的晶體管2i的第一負(fù)載節(jié)點和第二負(fù)載節(jié)點(漏節(jié)點和源節(jié)點)之間的電壓。在圖1中示出的實施方案中，直接連接至第一晶體管21的晶體管22由第一晶體管21的負(fù)載路徑電壓控制。為此，晶體管22的柵節(jié)點g連接至第一晶體管21的源節(jié)點s。因此，作為晶體管22的柵節(jié)點與源節(jié)點之間的電壓的驅(qū)動電壓等于負(fù)的負(fù)載路徑電壓，其為第一晶體管21的漏節(jié)點d和源節(jié)點s之間的電壓。晶體管23(其為直接連接至晶體管22的晶體管)接收晶體管22的負(fù)載路徑電壓作為驅(qū)動電壓。因此，晶體管23的柵節(jié)點g連接至晶體管22的源節(jié)點?？傮w上，假設(shè)2i是其他的晶體管22-2n中的任意一個。那么，晶體管2i由晶體管2i-1的負(fù)的負(fù)載路徑電壓控制。因此，晶體管2i的柵節(jié)點g連接至晶體管2i-1的源節(jié)點。

應(yīng)當(dāng)注意，通過正好一個晶體管(在圖1中示出的實施方案中是晶體管2i-1)的負(fù)載路徑電壓來控制晶體管22-2n中的每個僅僅是示例。根據(jù)另一實施方案(未示出)，至少一個晶體管(諸如晶體管23-2n中的一個)接收兩個或更多個晶體管的負(fù)載路徑電壓的和作為驅(qū)動電壓。在每種情況下，晶體管21-2n中的每個的柵節(jié)點g連接至另一晶體管的源節(jié)點。就是說，一個晶體管的柵節(jié)點g沒有連接至該晶體管的源節(jié)點s。

下面將說明圖1中示出的集成電路的操作方式。出于說明的目的，假設(shè)第一晶體管21是n型增強(qiáng)型mosfet并且其他的晶體管22-2n是n型耗盡型mosfet。出于說明的目的，還假設(shè)負(fù)載電壓vload被施加至集成電路的第二負(fù)載節(jié)點13和第一負(fù)載節(jié)點12，即在晶體管2n的漏節(jié)點d和第一晶體管21的源節(jié)點s之間。

當(dāng)輸入節(jié)點11和第一負(fù)載節(jié)點12之間的驅(qū)動電壓vdrv具有使第一晶體管21導(dǎo)通的電壓水平時，集成電路1處于導(dǎo)通狀態(tài)，其中集成電路1能夠在第一負(fù)載節(jié)點12和第二負(fù)載節(jié)點13之間傳導(dǎo)電流。在第一晶體管21的導(dǎo)通狀態(tài)下，第一晶體管21的負(fù)載路徑電壓的電壓水平太低以至于不能使晶體管22關(guān)斷(夾斷)，因此晶體管22處于導(dǎo)通狀態(tài)。在晶體管22的導(dǎo)通狀態(tài)下，晶體管22的負(fù)載路徑電壓的電壓水平太低以至于不能使晶體管23關(guān)斷，因此晶體管23處于導(dǎo)通狀態(tài)，等等。因此，當(dāng)?shù)谝痪w管21處于導(dǎo)通狀態(tài)時，其他的晶體管22-2n“自動地”處于導(dǎo)通狀態(tài)，使得集成電路1處于導(dǎo)通狀態(tài)。

當(dāng)驅(qū)動電壓vdrv具有使第一晶體管21關(guān)斷的電壓水平時，第一晶體管21的負(fù)載路徑電壓的電壓水平增加，直到其達(dá)到使晶體管22關(guān)斷的電壓水平。當(dāng)晶體管22關(guān)斷時，其負(fù)載路徑電壓的電壓水平增加，直到其達(dá)到使晶體管23關(guān)斷的電壓水平，等等。在單個晶體管的關(guān)斷狀態(tài)下，電壓限制結(jié)構(gòu)限制負(fù)載路徑電壓的電壓水平，使得更均等地將總負(fù)載電壓vload分配至單個晶體管21-2n。應(yīng)當(dāng)注意，在集成電路1的關(guān)斷狀態(tài)下，不一定晶體管21-2n中的每個都處于關(guān)斷狀態(tài)。處于關(guān)斷狀態(tài)的晶體管的數(shù)目取決于總負(fù)載電壓vload以及每個晶體管在關(guān)斷狀態(tài)時所維持的電壓，而每個晶體管21-2n維持的電壓由相應(yīng)的電壓限制結(jié)構(gòu)限制。

通過在第二半導(dǎo)體層130中實現(xiàn)晶體管21-2n以及位于第二半導(dǎo)體層130之下的第一半導(dǎo)體層110中實現(xiàn)電壓限制結(jié)構(gòu)，可以以非常節(jié)約空間的方式來實現(xiàn)整個集成電路1。再者，可以將絕緣層120制造得相對地薄，其可以節(jié)約成本。具體地，可以絕緣層實現(xiàn)為使得介電強(qiáng)度小于集成電路的電壓阻斷能力，其中集成電路的“電壓阻斷能力”等于集成電路可以承受的、漏節(jié)點d和源節(jié)點s之間的電壓的最大電壓水平。這將在下面說明。

例如，如果晶體管2i阻斷(其中2i指示晶體管21-2n中的任何一個，31i+1、31i指示相關(guān)聯(lián)的第二區(qū)，以及5i+1、5i指示相關(guān)聯(lián)的通孔)，則在晶體管2i的漏節(jié)點d和源節(jié)點s之間存在電壓降。相同的電壓降落在第二區(qū)31i+1和與晶體管2i相關(guān)聯(lián)的第二區(qū)31i之間，使得耗盡區(qū)(空間電荷區(qū))在第二區(qū)31i+1、31i之間的第一區(qū)4中擴(kuò)展。借助于該耗盡區(qū)，在第二區(qū)31i+1和第二區(qū)31i之間沿著絕緣層120的電勢從等于漏極電勢的電平減小至等于源極電勢的電平?！奥O電勢”是在晶體管2i的漏節(jié)點d和通孔5i+1處的電勢，以及“源極電勢”是在源節(jié)點s和通孔5i處的電勢。在被布置于通孔5i+1和通孔5i之間并且在絕緣層120之上的半導(dǎo)體區(qū)中，電勢基本上以與在絕緣層之下的第一層110中相同的方式減小，使得絕緣層120上僅存在低的電壓降。后者使得可能實現(xiàn)具有低的厚度的絕緣層。例如，厚度小于1μm。

根據(jù)一個示例，第一區(qū)4電連接至第一負(fù)載節(jié)點12和第二負(fù)載節(jié)點13中的一個。例如，如果第一區(qū)4是p摻雜的并且第二區(qū)311-31n+1是n摻雜的(如圖1所示)，則第一負(fù)載節(jié)點12和第二負(fù)載節(jié)點13中，連接至第一半導(dǎo)體層110的負(fù)載節(jié)點是具有較低電勢的負(fù)載節(jié)點。因此，第二區(qū)域311-31n+1和第一區(qū)域4之間的pn結(jié)是反相偏置的并且防止電流從通孔51-5n+1流至第一半導(dǎo)體層110。例如，如果晶體管21-2n是n型晶體管器件，則在集成結(jié)構(gòu)的操作中，第一負(fù)載節(jié)點12具有較低的電勢并且因此連接至第一區(qū)域4。在圖1中以虛線示意性地示出了這樣的連接。

圖2示出了集成電路1，其與圖1中示出的集成電路的不同之處在于第一區(qū)域4是n摻雜的并且第二區(qū)域311-31n+1是p摻雜的。因此，在每個電壓限制結(jié)構(gòu)中，兩個雪崩二極管或者齊納二極管的陰極由第一區(qū)域4形成，并且陽極由相關(guān)聯(lián)的第二區(qū)域形成。圖2中示出的二極管的極性反應(yīng)了該結(jié)構(gòu)。在這個示例中，第一負(fù)載節(jié)點12和第二負(fù)載節(jié)點13中連接至第一區(qū)域4的負(fù)載節(jié)點是具有較高電勢的負(fù)載節(jié)點。因此，第二區(qū)域311-31n和第一區(qū)域4之間的pn結(jié)是反相偏置的并且防止電流從通孔51-5n+1流至第一半導(dǎo)體層110。例如，如果晶體管21-2n是n型晶體管器件，則在集成結(jié)構(gòu)的操作中，第二負(fù)載節(jié)點13具有較高的電勢并且因此連接至第一區(qū)域4。在圖2中以虛線示意性地示出了這樣的連接。

圖3a示出了多個晶體管21-2n中的一個晶體管2i的一個實施方案的透視截面圖以及圖3b示出了其垂直橫截面圖。該晶體管2i表示多個晶體管21-2n中的任何一個。晶體管21-2n中的每個可以被實現(xiàn)為如圖3a-3b所示。然而，還可能實現(xiàn)晶體管使得它們具有不同的拓?fù)?。在圖3a-3b中，附圖標(biāo)記5i和5i+1指示兩個通孔，在這兩個通孔之間連接有晶體管2i的負(fù)載路徑。例如，如果晶體管2i表示第一晶體管21，那么這兩個通孔是圖1和圖2中示出的通孔51和52。在下面，通孔5i將被稱作第一通孔，以及通孔5i+1將被稱作第二通孔。

參照圖3a-3b，晶體管2i包括集成在第二半導(dǎo)體層130中的有源器件區(qū)。在本實施方案中，那些有源器件區(qū)包括漂移區(qū)21、源極區(qū)22、體區(qū)23和漏極區(qū)24。源極區(qū)22和漏極區(qū)24沿第二半導(dǎo)體層130的第一側(cè)方向x被間隔開。該第一側(cè)方向x是其中第一通孔5i和第二通孔5i+1被間隔開的方向。體區(qū)23使源極區(qū)22與漂移區(qū)21間隔開，以及漂移區(qū)21使體區(qū)23與漏極區(qū)24間隔開。根據(jù)一個示例，源極區(qū)22和漏極區(qū)24的摻雜濃度選自1e19cm^-3和1e21cm^-3之間的范圍，體區(qū)23的摻雜濃度選自5e16cm^-3和1e18cm^-3之間的范圍，以及漂移區(qū)21的摻雜濃度選自1e15cm^-3和1e18cm^-3之間的范圍。體連接區(qū)25的摻雜濃度可以等于或者高于體區(qū)23的摻雜濃度。

再者，晶體管2i包括柵電極61，該柵電極61與體區(qū)23相鄰并且通過柵介電質(zhì)62與體區(qū)23介電絕緣。在本實施方案中，柵電極61被布置在從第二半導(dǎo)體層130的第一表面101延伸至第二半導(dǎo)體層130中的溝槽中。然而，將柵電極61實現(xiàn)為在第二半導(dǎo)體層130的溝槽中的溝槽電極僅僅是示例。也可以使用任何其他的類型的柵拓?fù)?。例如，柵電極61可以被實現(xiàn)為在體區(qū)23之上并且通過柵介電質(zhì)62與體區(qū)23介電絕緣的平面電極。

柵電極61連接至晶體管2i的柵節(jié)點g，或者形成柵節(jié)點g。源極區(qū)22電連接至源電極71。該源電極71連接至晶體管2i的源節(jié)點s，或者形成源節(jié)點s。漏極區(qū)24電連接至漏電極72。該漏電極72電連接至漏節(jié)點d或者形成晶體管2i的漏節(jié)點d。參照上文，源節(jié)點s連接至第一通孔5i，并且漏節(jié)點d連接至第二通孔5i+1。圖3a-3b僅示意性地示出了那些電連接。例如，這些電連接可以被實現(xiàn)在表面101上的連線布置中(未示出在圖3a-3b中)。用于實現(xiàn)半導(dǎo)體本體的區(qū)域之間的電互連的那些連線布置是眾所周知的，使得在這方面不需要進(jìn)一步說明。

在圖3a-3b中示出的實施方案中，源電極71和漏電極72均被實現(xiàn)為溝槽電極。就是說，這些電極71、電極72中的每個都被布置在從表面101延伸至第二半導(dǎo)體層130中的溝槽中。然而，這僅僅是示例。根據(jù)另一實施方案(未示出)，源電極71被布置在表面101上的源極區(qū)22上，以及/或者漏電極72被布置在表面101上的漏極區(qū)24上。

除了源極區(qū)22之外，體區(qū)23也電連接至源電極71。在本實施方案中，體區(qū)23經(jīng)由位于體區(qū)23和絕緣層120之間的連接區(qū)25連接至源電極71。連接區(qū)25的摻雜類型與體區(qū)23相同并且電連接至源電極71。可選擇地，連接區(qū)25包括接觸區(qū)26，該接觸區(qū)26可以具有比連接區(qū)25的其他區(qū)更高的摻雜濃度并且提供源電極71和連接區(qū)25之間的歐姆接觸。連接區(qū)25在源電極71與絕緣層120之間的區(qū)中鄰近源電極71?？蛇x擇地，連接區(qū)25在柵電極61和柵絕緣體62之下、在第一側(cè)方向x上延伸至漂移區(qū)21并且與漂移區(qū)21一起形成pn結(jié)。在該示例中，連接區(qū)25和漂移區(qū)21是另外的電壓限制結(jié)構(gòu)的一部分。例如，如果漂移區(qū)21是n摻雜的，連接區(qū)25是p摻雜的，并且晶體管2i處于關(guān)斷狀態(tài)，則當(dāng)在漏節(jié)點d和源節(jié)點s之間施加正電壓時，連接區(qū)25和漂移區(qū)21之間的pn結(jié)是反相偏置的。當(dāng)電壓水平達(dá)到閾值水平時，該pn結(jié)擊穿。這樣的閾值水平取決于連接區(qū)25和漏極區(qū)24之間的漂移區(qū)21的長度，其中當(dāng)長度減小(就是說，連接區(qū)25更接近漏極區(qū)24)時閾值水平降低。根據(jù)一個示例，連接區(qū)在漏極區(qū)24的方向上延伸得比體區(qū)23更遠(yuǎn)。由此，如果在漏節(jié)點d和源節(jié)點s之間施加比晶體管的電壓阻斷能力更高的電壓，則在漂移區(qū)21和體區(qū)23之間可能發(fā)生雪崩擊穿之前，連接區(qū)25和漂移區(qū)21之間的pn結(jié)處發(fā)生雪崩擊穿。這對于防止熱電荷載流子進(jìn)入場電極介電質(zhì)62是有利的，其中熱電荷載流子可能負(fù)面地影響相應(yīng)的晶體管的導(dǎo)通電阻。

根據(jù)一個示例，該另外的電壓限制結(jié)構(gòu)的閾值水平低于絕緣層120之下的相關(guān)聯(lián)的電壓限制結(jié)構(gòu)的閾值水平。在這種情況下，該另外的電壓限制結(jié)構(gòu)基本上限制(鉗位)漏節(jié)點d和源節(jié)點s之間的電壓，而絕緣層之下的電壓限制結(jié)構(gòu)基本上通過以參照圖1所說明的方式在第一半導(dǎo)體層110中產(chǎn)生耗盡區(qū)來使絕緣層120免于高電壓。

源極區(qū)22、漂移區(qū)21和漏極區(qū)24具有相同的摻雜類型(n型或p型)，并且體區(qū)23具有與源極區(qū)22、漂移區(qū)21和漏極區(qū)24的摻雜類型互補(bǔ)的摻雜類型。連接區(qū)25和可選擇的接觸區(qū)26具有與體區(qū)23相同的摻雜類型。在n型mosfet中，源極區(qū)22、漂移區(qū)21和漏極區(qū)24是n摻雜的，并且體區(qū)23是p摻雜的。在p型mosfet中，單個有源區(qū)具有與n型mosfet中相應(yīng)的摻雜類型互補(bǔ)的摻雜類型。晶體管2i可以被實現(xiàn)為增強(qiáng)型mosfet或者耗盡型mosfet。在增強(qiáng)型mosfet中，體區(qū)23與柵絕緣體62相鄰。在這種類型的mosfet中，柵電極61用于控制源極區(qū)22和漂移區(qū)21之間的體區(qū)23中的反型溝道。在耗盡型mosfet中，源極區(qū)22和漂移區(qū)21之間沿著柵介電質(zhì)62存在具有與源極區(qū)22和漂移區(qū)21相同的摻雜類型的溝道區(qū)27。在圖3a中以虛線示出了這樣的溝道區(qū)。在這種類型的mosfet中，柵電極61用于控制溝道區(qū)27中的導(dǎo)電溝道，而在驅(qū)動?xùn)烹姌O61時晶體管2i處于關(guān)斷狀態(tài)，使得溝道區(qū)27的電荷載流子完全地耗盡。當(dāng)晶體管2i是增強(qiáng)型mosfet時，在驅(qū)動?xùn)烹姌O61時其處于關(guān)斷狀態(tài)，使得在體區(qū)23中不存在沿著柵絕緣體的反型溝道。

可選擇地，晶體管2i包括在漂移區(qū)21中的場電極63。場電極63通過場電極介電質(zhì)64與漂移區(qū)21介電絕緣。場電極63電連接至晶體管2i的源節(jié)點s或者晶體管2i的柵節(jié)點g。參照圖3a-3b，場電極63像柵電極61一樣可以被布置在從表面101延伸至第二半導(dǎo)體層130中的溝槽中。

圖4a示出了根據(jù)另一實施方案的晶體管2i的透視截面圖，以及圖4b-4c示出了其垂直橫截面圖。圖4a-4b中示出的晶體管2i是圖3a-3b中示出的晶體管2i的變型。在圖4a-4c中示出的晶體管2i中，將體區(qū)23電連接至源電極71的連接區(qū)25沿第一側(cè)方向x被布置在源電極71和體區(qū)23之間，并且沿垂直于第一側(cè)方向x的第二側(cè)方向y與源極區(qū)22相鄰。在該實施方案中，源電極71、源極區(qū)22和連接區(qū)25可以從第一表面101向下延伸至絕緣層120。可選擇地，存在與體區(qū)23的摻雜類型相同的半導(dǎo)體區(qū)28，其沿著絕緣層120分別從源極區(qū)22和連接區(qū)25延伸至漏極區(qū)24。像圖3a-3b中示出的連接區(qū)25一樣，該區(qū)28與漂移區(qū)形成pn結(jié)并且區(qū)28是另外的電壓限制結(jié)構(gòu)的一部分。區(qū)28在漏極區(qū)24的方向上比體區(qū)23延伸得更遠(yuǎn)。

參照圖5，其示出了根據(jù)圖3a-3b或者圖4a-4c中示出的實施例中的一個的半導(dǎo)體器件2i的俯視圖，晶體管2i可以包括多個柵電極61，其中這些柵電極61中的每個與體區(qū)23相鄰并且通過柵介電質(zhì)62與體區(qū)23介電絕緣。這些柵電極61中的每個電連接至柵節(jié)點，其未被示出在圖5中。這些柵電極61在第二側(cè)方向y上間隔開，使得在單個的柵電極61之間存在體區(qū)23的部分。取決于晶體管2i的類型，可能存在或者可能不存在沿著柵介電質(zhì)61的溝道區(qū)72。然而這些溝道區(qū)未被示出在圖5中。再者，晶體管2i可能包括多個場電極63，每個場電極63通過場電極介電質(zhì)64與漂移區(qū)21介電絕緣。單個場電極63可以連接至柵節(jié)點g或者源節(jié)點s。然而，這樣的電連接未被示出在圖5中。

圖6示出了根據(jù)另一實施方案的晶體管2i的垂直橫截面圖。圖6中示出的實施方案基于圖3a-3b和圖4a-4c中示出的實施方案并且與這些實施方案的不同之處在于存在從表面101延伸穿過第二半導(dǎo)體層130和絕緣層120至第一半導(dǎo)體層110中的兩個電極，其中第一半導(dǎo)體層110未被示出在圖6中。這些電極中的一個同時形成第一通孔5i的中心51i、源電極71和第一鄰近的晶體管的漏電極72i-1。根據(jù)該第一鄰近的晶體管，僅示出了與漏電極72i-1鄰接的漏極區(qū)24i-1。第二電極同時形成第二通孔5i+1的中心51i+1、漏電極72和第二鄰近的晶體管的源電極71i+1。根據(jù)該第二鄰近的晶體管，僅示出了源極區(qū)22i+1。源電極71可以以參照圖4a-4c所說明的方式連接至體區(qū)(其在圖6中的視圖之外)，就是說，在第一側(cè)方向x上可能存在源電極71和體區(qū)之間的連接區(qū)。

圖7a-7b示出了圖1中示出的集成電路1的改型。圖7a示出了該集成電路的垂直橫截面圖，以及圖7b示出了俯視圖。在該集成電路中，包括晶體管21-2n的半導(dǎo)體區(qū)1301-130n是布置在一個通孔5n的同中心的區(qū)域，在下文中通孔5n將被稱作最里面的通孔。在該示例中，最里面的通孔是與第二負(fù)載節(jié)點13連接的通孔5n。然而，這僅僅是示例。在另一示例(未示出)中，與第一負(fù)載節(jié)點12連接的通孔51是最里面的通孔。參照圖7b，不僅半導(dǎo)體區(qū)1301-130n被同中心地布置在最里面的通孔5n周圍，而且其他的通孔51-54也被同中心地布置在最里面的通孔5n周圍。

在圖7a-7b中示出的集成電路中，第一半導(dǎo)體層110和第二半導(dǎo)體層130在具有同中心的區(qū)的結(jié)構(gòu)外的區(qū)中的電勢等于分別連接至最外面的通孔51和第一區(qū)4的負(fù)載節(jié)點的電勢。在圖7a中示出的示例中，第一負(fù)載節(jié)點12分別連接至最外面的通孔51和第一區(qū)4。例如，如果晶體管是21-2n是n型器件，則第一負(fù)載節(jié)點12的電勢是集成電路中的最低電勢。在這種情況下，當(dāng)集成電路1處于關(guān)斷狀態(tài)時，朝著最里面的通孔5n的方向電勢增加。在其他的配置中，最外面的通孔51和第一區(qū)4可以連接至具有最高電勢的負(fù)載節(jié)點。在這種情況下，當(dāng)集成電路1處于關(guān)斷狀態(tài)時，朝著最里面的通孔5n的方向電勢減小。

雖然在圖7a示出的示例中通孔51-5n被繪制成包括環(huán)，但是這僅僅是示例。根據(jù)參照圖6所說明的，通孔51-5n還可以被實現(xiàn)為沒有環(huán)。在圖7b中，僅僅示意性地圖示了通孔51-5n，因此沒有示出環(huán)(如果存在環(huán))。再者，雖然半導(dǎo)體區(qū)1301-130n和通孔51-54被繪制成矩形環(huán)，但是這僅僅是示例。也可以使用其他的形狀，諸如圓環(huán)、橢圓環(huán)或者多邊形的環(huán)。