本發(fā)明的實施例涉及半導體領域，更具體地涉及一種封裝件。
背景技術：
中央處理單元(cpu)對輸入/輸出(io)和cpu消耗的功率具有較高的要求。例如，cpu可以包括多個核心并且需要消耗相當大的功率。另一方面，對提供的功率的要求也很高。例如，供電電壓需要非常穩(wěn)定。因此，多個調(diào)壓器可以連接至同一cpu芯片以提供電源。
技術實現(xiàn)要素：
本發(fā)明的實施例提供了一種封裝件，包括：第一集成調(diào)壓器(ivr)管芯，其中，所述第一集成調(diào)壓器管芯包括：金屬柱，位于所述第一集成調(diào)壓器管芯的頂面處；第一包封材料，將所述第一集成調(diào)壓器管芯包封在所述第一包封材料中，其中，所述第一包封材料具有與所述金屬柱的頂面共面的頂面；多條再分布線，位于所述第一包封材料和所述第一集成調(diào)壓器管芯上方，其中，所述多條再分布線電耦合至所述金屬柱；第一核心芯片，與所述多條再分布線重疊并且接合至所述多條再分布線；第二包封材料，將所述第一核心芯片包封在所述第二包封材料中，其中，所述第一包封材料的邊緣和所述第二包封材料的相應的邊緣彼此垂直對準；以及插入件或封裝件襯底，位于所述第一集成調(diào)壓器管芯下面并且接合至所述第一集成調(diào)壓器管芯。
本發(fā)明的實施例還提供了一種封裝件，包括：第一集成調(diào)壓器(ivr)管芯和第二集成調(diào)壓器管芯，每個都包括：金屬柱；調(diào)壓器電路，電耦合至所述金屬柱；和電感器，電耦合至所述調(diào)壓器電路；第一包封材料，將所述第一集成調(diào)壓器管芯和所述第二集成調(diào)壓器管芯包封在所述第一包封材料中，其中，所述第一包封材料具有與所述第一集成調(diào)壓器管芯和所述第二集成調(diào)壓器管芯中的所述金屬柱的頂面共面的頂面；介電層，與所述第一集成調(diào)壓器管芯、所述第二集成調(diào)壓器管芯、和所述第一包封材料重疊；多條再分布線，具有位于所述介電層中的部分，其中，所述多條再分布線電耦合至所述第一集成調(diào)壓器管芯和所述第二集成調(diào)壓器管芯；第一中央處理單元(cpu)芯片和第二中央處理單元芯片，分別與所述第一集成調(diào)壓器管芯和所述第二集成調(diào)壓器管芯重疊并且分別電耦合至所述第一集成調(diào)壓器管芯和所述第二集成調(diào)壓器管芯；以及第二包封材料，將所述第一中央處理單元芯片和所述第二中央處理單元芯片包封在所述第二包封材料中。
本發(fā)明的實施例還提供了一種封裝件，包括：第一器件管芯，包括：半導體襯底；第一貫通孔和第二貫通孔，貫穿所述半導體襯底；有源電路，位于所述半導體襯底的表面處；第一金屬柱，位于所述第一器件管芯的頂面處，其中，所述第一金屬柱電耦合至所述有源電路和所述第一貫通孔；以及第二金屬柱，位于所述第一器件管芯的頂面處，其中，所述第二金屬柱電耦合至所述第二貫通孔，并且所述第二金屬柱與所述第一器件管芯中的所有有源電路電斷開；第一包封材料，將所述第一器件管芯包封在所述第一包封材料中；第二器件管芯，與所述第一器件管芯重疊并且電耦合至所述第一器件管芯；以及封裝件組件，位于所述第一器件管芯下面并且接合至所述第一器件管芯，其中，所述第二貫通孔和所述第二金屬柱將所述封裝件組件電耦合至所述第二器件管芯。
附圖說明
當結合附圖進行閱讀時，根據(jù)下面詳細的描述可以更好地理解本發(fā)明的實施例。應該強調(diào)的是，根據(jù)工業(yè)中的標準實踐，對各種部件沒有按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或縮小。
圖1至圖9示出了根據(jù)一些實施例的在包括集成調(diào)壓器的封裝件的形成中的中間階段的截面圖。
圖10示出了根據(jù)一些實施例的包括集成調(diào)壓器的封裝件的截面圖。
圖11示出了根據(jù)一些實施例的用于形成封裝件的工藝流程。
具體實施方式
以下公開內(nèi)容提供了許多用于實現(xiàn)本發(fā)明的不同特征的不同實施例或?qū)嵗?。下面描述了組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。
而且，為便于描述，在此可以使用諸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”等的空間相對術語，以便于描述如圖所示的一個元件或部件與另一元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而在此使用的空間相對描述符可以同樣地作相應的解釋。
根據(jù)各個示例性實施例提供了一種多層級封裝件及其形成方法?？梢允褂靡r底上晶圓上芯片(chip-on-wafer-on-substrate，cowos)工藝形成多層級封裝件。示出了形成該封裝件的中間階段。討論了一些實施例的一些變型。貫穿各個視圖和說明性實施例，相同的參考標號用于表示相同的元件。
圖1至圖9示出了根據(jù)一些實施例的在多層級封裝件的形成中的中間階段的截面圖。圖1至圖9中示出的步驟也在圖11中示出的工藝流程200中示意性地示出。
參照圖1，提供了載體20，并且在載體20上方設置粘合層22。載體20可以是空白玻璃載體、空白陶瓷載體、有機載體等，并且可以具有圓形頂視圖形狀的半導體晶圓的形狀。有時，載體20被稱為載體晶圓。例如，粘合層22可以由光熱轉換(lthc)材料形成，并且也可以使用其他類型的粘合劑。根據(jù)本發(fā)明的一些實施例，粘合層22在光的熱量下能夠分解，并且因此能夠從形成在其上的結構釋放載體20。
參照圖2，在粘合層22上方放置器件管芯24(包括24a、24b、24c、24d和24e)。相應的步驟示出為圖11中示出的工藝流程中的步驟202。貫穿說明書，器件管芯24還被稱為層級1管芯。應該理解，在晶圓級下實施隨后討論的工藝步驟。因此，具有與包括器件管芯24a、24b、24c、24d、和24e的管芯組相同的多個管芯組。多個管芯組可以布置為包括多行和多列的陣列。器件管芯24可以彼此相同或彼此不同。例如，器件管芯24a、24b、24c、和24d可以彼此相同，并且不同于器件管芯24e。
根據(jù)本發(fā)明的一些實施例，器件管芯24為包括用于為上面的管芯調(diào)節(jié)電壓供給的調(diào)壓器的集成調(diào)壓器(ivr)管芯。ivr中的電路示意性示出為在半導體襯底28上形成的26。根據(jù)本發(fā)明的可選實施例，器件管芯24包括邏輯管芯或諸如靜態(tài)隨機存取存儲器(sram)管芯、動態(tài)隨機存取存儲器(dram)管芯等的存儲器管芯。
ivr電路26可以包括模擬泵電路(pumpcircuit)、數(shù)字控制塊、以及用于調(diào)節(jié)電壓的其它電路。例如，模擬泵電路用于將電流泵入上面的邏輯管芯。數(shù)字控制塊具有確定模擬電路何時需要泵電流(pumpcurrent)的功能。當被用于先進的ivr時，數(shù)字控制塊可以確定需要開啟模擬泵的多少相，從而優(yōu)化至上面的器件管芯的電流輸出。此外，器件管芯24還可以包括電耦合至模擬泵電路和數(shù)字控制塊的電感器30。ivr電路還可以包括位于器件管芯52(包括52a、52b、和52c，圖9)中的電壓下降檢測電路。電壓下降檢測電路由上面的器件管芯52(圖8)使用以檢測電壓下降、數(shù)字化、并且反饋至器件管芯24中的模擬泵電路。
根據(jù)本發(fā)明的一些實施例，器件管芯24是獨立ivr管芯，其中，除了由調(diào)壓器電路使用的那些，沒有其他邏輯電路設置在器件管芯24中。根據(jù)可選實施例，一些邏輯電路或存儲器電路與調(diào)壓器電路一起設置在器件管芯24內(nèi)部。
器件管芯24包括半導體襯底28，其可以是硅襯底、硅碳襯底、iii-v族化合物半導體襯底等。器件管芯24還包括互連結構32。根據(jù)本發(fā)明的一些實施例，互連結構32包括多個介電層34、以及在介電層34中的金屬線和通孔(未示出)。介電層34可以包括可以由低k介電材料形成的金屬間介電(imd)層，例如，低k介電材料的介電常數(shù)(k值)低于3.5、低于約3.0、或低于約2.5。此外，靠近器件管芯24的頂面，可以具有諸如氮化硅層、氧化硅層、未摻雜的硅酸鹽玻璃(usg)層、和/或聚合物層的非低k鈍化層。此外，在表面介電層34中的金屬柱40(包括40a和40b)位于互連結構32的表面處。金屬柱40可以是含銅焊盤、含鋁焊盤等。根據(jù)一些實施例，介電層34的頂部的一個的頂面與金屬柱40的頂面共面。根據(jù)一些實施例，表面介電層34的一部分覆蓋金屬柱40。表面介電層34可以是聚合物層，例如，其可以由聚苯并惡唑(pbo)形成。
電感器30嵌入在互連結構32中，且還是調(diào)壓器電路的部分。電感器30可以使用連接的金屬線和通孔形成以具有線圈的形狀。因此，根據(jù)本發(fā)明的一些實施例，電感器30是集成在與ivr電路相同的芯片中的芯片上電感器。根據(jù)本發(fā)明的可選實施例，電感器30形成在ivr管芯24的外部作為獨立電感器。
器件管芯24還包括貫通孔(可選地稱為硅貫通孔或襯底貫通孔)36(包括36a和36b)。應該理解，盡管貫通孔36示出為貫穿圖2中的半導體襯底，但是在載體20上方放置器件管芯24時，貫通孔36可以不延伸至半導體襯底28的底面處。此外，貫通孔36延伸至介于半導體襯底28的頂面和底面之間的中間平面，并且如圖7所示，貫通孔36的底端將在隨后的背面研磨步驟中被暴露。每個貫通孔36都通過環(huán)繞相應的貫通孔36的介電層(未示出)與相應的半導體襯底28電絕緣。
貫通孔36a和36b用于將半導體襯底28上方的導電部件連接至相應的半導體襯底28下面的導電部件。貫通孔36b電耦合至相應的器件管芯24內(nèi)部得器件(諸如ivr電路、導線、電感器30等)。貫通孔36b還可以電耦合至金屬柱40b。另一方面，器件管芯24中的貫通孔36a單獨地用于將相應的器件管芯24上方的導電部件(諸如圖8中的器件管芯52)連接至器件管芯24下面的導電部件(諸如圖8中的插入件70中的金屬焊盤)。貫通孔36a不連接至器件管芯24內(nèi)部的任何其它電路(包括諸如晶體管和二極管的有源器件和諸如電容器、電感器、電阻器等的無源器件)。因此，貫通孔36a用于互連器件管芯24外部的部件，且不用于至器件管芯24內(nèi)部的電路的內(nèi)連接?；蛘哒f，貫通孔36a具有與模制貫通孔(未示出)相同的功能，而模制貫通孔可以設置在器件管芯24的外部且貫穿包封材料44(圖8)。然而，在器件管芯24內(nèi)部形成貫通孔36a沒有額外的制造成本，這是因為與模制貫通孔不同，貫通孔36a和貫通孔36b同時形成。此外，由于貫通孔36a使用用于形成器件管芯的技術形成，所以貫通孔36可以具有比模制貫通孔更高的密度和更小的尺寸，并且貫通孔36a的總數(shù)可以高于模制貫通孔。
如圖2所示，每個貫通孔36a都連接至將相應的貫通孔36a電耦合至金屬柱40a的導電路徑38中的一個。導電路徑38可以是沒有分支/分叉的單布線路徑，且不連接至相應的器件管芯24中的任何其它金屬柱40b、電感器、電阻器、電容器、晶體管、二極管等。因此，盡管位于器件管芯24中，但是貫通孔36a不涉及與電壓調(diào)節(jié)有關的電壓/信號傳送。此外，盡管導電路徑38被示出為直的路徑，但是它們可以包括水平金屬線。使用貫通孔36a(和導電路徑38)以替代模制貫通孔的有益特征在與，導電路徑38具有再布線功能，金屬柱40a不必重疊相應的貫通孔36a，而模制貫通孔是直的且垂直，以及不能被再布線。
參照圖3，在器件管芯24上包封包封材料44。相應的步驟示出為圖11中示出的工藝流程中的步驟204。包封材料44被分配，并且然后例如，在熱固化工藝中被固化。包封材料44填充器件管芯24之間的間隙，并且可以與粘合層22接觸。包封材料44可以包括模塑料、模制底部填充物、環(huán)氧樹脂和/或樹脂。在包封工藝之后，包封材料44的頂面高于金屬柱40和貫通孔14的頂端。
接下來，實施諸如化學機械拋光(cmp)步驟或研磨步驟的平坦化步驟以平坦化包封材料44，直到暴露器件管芯24的金屬柱40。相應的步驟示出為圖11中示出的工藝流程中的步驟206。圖3中示出生成的結構。由于平坦化，所以金屬柱40的頂面與包封材料44的頂面基本齊平(共面)。
參考圖4，在包封材料44和器件管芯24上方形成介電層46和相應的再分布線(rdl)48的一層或多層。相應的步驟示出為圖11中示出的工藝流程中的步驟208。根據(jù)本發(fā)明的一些實施例，介電層46由諸如pbo、聚酰亞胺等的聚合物形成。根據(jù)本發(fā)明的可選實施例，介電層46由諸如氮化硅、氧化硅、氮氧化硅等的無機介電材料形成。
rdl48形成為電耦合至金屬柱40。rdl48可以包括金屬跡線(金屬線)和通孔，該通孔位于相應的金屬跡線下面并且連接至相應的金屬跡線。根據(jù)本發(fā)明的一些實施例，通過鍍敷工藝形成rdl48，其中，每個rdl48都包括晶種層(未示出)和位于晶種層上方的鍍敷的金屬材料。晶種層和鍍敷的金屬材料可以由相同材料或不同材料形成。
在rdl48的形成期間，圖案化介電層46以形成通孔開口(由rdl48占據(jù))，并且上層rdl48延伸至通孔開口內(nèi)以接觸下層rdl48或金屬柱40。此外，一些rdl48可以電互連器件管芯24?？梢詧D案化(例如，使用激光)頂部介電層46以在其中形成開口50，從而暴露rdl48中的一些金屬焊盤。
圖5示出了器件管芯52(包括52a、52b、和52c)接合至rdl48中的暴露的金屬焊盤上。相應的步驟示出為圖11中示出的工藝流程中的步驟210。貫穿說明書，器件管芯52還稱為層級2管芯。器件管芯52可以通過焊料區(qū)56接合至金屬焊盤48。每個器件管芯52都可以包括使其背面朝上的半導體襯底58。器件管芯52還包括位于半導體襯底58的正面(朝下的表面)處的集成電路器件54(諸如包括例如晶體管的有源器件，未示出)。器件管芯52a和52b可以包括諸如中央處理單元(cpu)管芯、圖像處理單元(gpu)管芯、移動應用管芯等的邏輯管芯。器件管芯52a和52b可以彼此相同。器件管芯52c可以是用于器件管芯52a和52b的輸入/輸出的(高速)輸入/輸出(io)管芯。使用虛線示出的rdl60表示器件管芯52a和52b至io管芯52c的電連接。
根據(jù)其中器件管芯52a和52b是cpu管芯的一些實施例，集成電路54可以包括多個功能電路，諸如控制單元、存儲器組件、時鐘電路、焊盤收發(fā)器電路、邏輯門單元庫等?？刂茊卧刂芻pu的數(shù)據(jù)路徑。存儲器組件包括寄存器文件、高速緩沖存儲器(sram單元)等。時鐘電路包括時鐘驅(qū)動器、鎖相環(huán)(pll)、時鐘分配網(wǎng)絡等。使用邏輯門單元庫以執(zhí)行邏輯操作。
器件管芯52a電連接至器件管芯24a和24b。此外，器件管芯24a和24b調(diào)節(jié)電壓供給以用于器件管芯52a。器件管芯52b連接至器件管芯24c和24d。此外，器件管芯24c和24d調(diào)節(jié)電壓供給以用于器件管芯52b。器件管芯52a和器件管芯52b中的每一個都可以包括多個核心，并且器件管芯52a和器件管芯52b可選地稱為核心芯片。可以是io芯片的器件管芯52c連接至器件管芯24e，器件管芯24e調(diào)節(jié)電壓以用于io芯片52c。根據(jù)本發(fā)明的一些實施例，器件管芯52a與器件管芯24a和24b完全重疊。器件管芯52a還可橫向地延伸超過器件管芯24a和24b的邊緣。器件管芯52b與器件管芯24c和24d完全重疊。器件管芯52b還可橫向地延伸超過器件管芯24c和24d的邊緣。
參照圖6，在器件管芯52上包封包封材料64。相應的步驟示出為圖11中示出的工藝流程中的步驟212。包封材料64可以包括模塑料、模制底部填充物、環(huán)氧樹脂或樹脂。包封材料64的底面物理接觸頂部介電層46的頂面。在分配之后，例如，在熱固化工藝中固化包封材料64。根據(jù)本發(fā)明的一些實施例，實施平坦化步驟以平坦化包封材料64直到包封材料64的頂面與器件管芯52的頂面共面。相應的步驟示出為圖11中示出的工藝流程中的步驟214。根據(jù)本發(fā)明的可選實施例，不實施平坦化，且在最終結構中，包封材料64包括與器件管芯52重疊的一些部分。貫穿說明書，層22上面的結構稱為封裝件66，封裝件66包括多個封裝件，每個封裝件都包括器件管芯24a、24b、24c、24d、24e、以及52a、52b、和52c。
接下來，封裝件66從載體20脫離。相應的步驟示出為圖11中示出的工藝流程中的步驟216。圖7中示出生成的結構。例如，通過將uv光或激光投射在粘合層22上實施封裝件66從載體20的脫離。例如，當粘合層22由lthc形成時，由uv光或激光生成的熱導致lthc分解，并且因此載體20從封裝件66分離。實施背面研磨以研磨器件管芯24和包封材料44的底部部分。實施背面研磨直到暴露貫通孔36a和36b的底端。根據(jù)一些實施例，在器件管芯24的底部處形成金屬焊盤和/或金屬跡線(未示出)以電連接至貫通孔36a和36b。根據(jù)可選實施例，在器件管芯24的底部處沒有形成金屬焊盤和/或金屬跡線。
在隨后的步驟中，實施管芯鋸切以將封裝件66鋸切為分立的封裝件68，分立的封裝件68彼此相同，分立的封裝件68中的一個示出在圖8中。相應的步驟在圖11所示的工藝流程圖中示出為步驟216。
由于封裝件68是從封裝件68鋸切的，所以包封材料44的邊緣與包封材料64的相應邊緣垂直對準。此外，包封材料44的邊緣還與介電層46的相應邊緣垂直對準。
接下來，參考圖8，封裝件68接合至插入件70。根據(jù)一些示例性實施例，通過焊料區(qū)71實施接合。根據(jù)可選實施例，可以使用諸如混合接合的其它接合方法。相應的步驟示出為圖11中示出的工藝流程中的步驟218。接合可以是晶圓上芯片(cow)接合，其中，多個封裝件(芯片)68接合至同一插入件晶圓，該插入件晶圓包括與示出的插入件70相同的多個插入件。根據(jù)本發(fā)明的一些實施例，基本與圖10中的互連結構84相同的互連結構(未示出)可以形成在封裝件68的底部處，其中，互連結構中的rdl電耦合至貫通孔36a和36b。插入件70可以包括半導體襯底72(其可以是硅襯底)和半導體襯底72上方的互連結構74。在互連結構74中形成金屬線和通孔76。在半導體襯底72中形成貫通孔78。插入件70沒有諸如晶體管和二極管的有源器件。插入件70可以沒有、或可以包括諸如電阻器、電感器、電容器等的無源器件(未示出)?？梢栽诜庋b件68和插入件70之間分配底部填充物73。然后，插入件晶圓可以被鋸開成多個封裝件，每個封裝件都包括插入件70和上面的器件管芯24和52。
參照圖9，例如，插入件70通過焊料區(qū)82接合至封裝件襯底80。相應的步驟示出為圖11中示出的工藝流程中的步驟220。封裝件襯底80可以是層壓襯底(少核芯)或可以具有核心。封裝件襯底80中的導電跡線和/或核心(未示出)電連接至焊料區(qū)82。封裝件襯底80可以具有比上面的插入件70的頂面面積大的頂面面積。
圖10示出了根據(jù)可選實施例的封裝件。除了沒有使用插入件，這些實施例類似于圖9中的實施例，并且封裝件68直接接合至封裝件襯底80。根據(jù)本發(fā)明的一些實施例，封裝件68包括在器件管芯24和包封材料44的底面處形成的互連結構84?？梢允褂门c用于形成介電層46和rdl48基本相同的方法和材料形成互連結構，并且因此在此不再贅述。
本發(fā)明的實施例具有一些有利的特征。如圖9和圖10所示，器件管芯52a可以具有比器件管芯24a和24b的總頂面面積大的頂面面積。相應地，可以在相應的核心芯片52a下面直接放置器件管芯24a和24b，且器件管芯24a、24b、以及52a的總頂面面積基本上是器件管芯52a的頂面面積。通過將ivr管芯(諸如24a和24b)直接放置在其對應的核心器件管芯(諸如52a)下面，從核心器件管芯至其調(diào)壓器的距離被最小化。相似地，通過將ivr管芯24e直接放置在器件管芯52c下面，從器件管芯52c至ivr管芯24e中的該器件管芯的調(diào)壓器的距離被最小化。因此提高了電源效率。作為對照，如果ivr管芯被放置在核心芯片的附近，因為ivr管芯更靠近核心芯片中的一些核心且遠離核心芯片中的其它核心，所以布局不平衡。通過將ivr管芯24直接放置在ivr管芯24服務的核心芯片下面，使布局平衡。
此外，由于器件管芯24較小，所以模制貫通孔可以由貫通孔36a替代，否則，模制貫通孔將被形成(如果不使用本發(fā)明的實施例)以將插入件70/封裝件襯底80連接至器件管芯52。這消除了用于形成模制貫通孔的成本，同時沒有用于形成貫通孔36a的產(chǎn)生成本(因為貫通孔36a與貫通孔36b同時形成)。此外，ivr管芯24在它們的互連結構中通常具有低密度的金屬線和通孔。因此，ivr管芯的互連結構可以用于形成嵌入式電感器。
根據(jù)本發(fā)明的一些實施例，一種封裝件包括ivr管芯，其中，ivr管芯包括位于第一ivr管芯的頂面處的金屬柱。封裝件還包括將第一ivr管芯包封在其中的第一包封材料，其中，第一包封材料具有與金屬柱的頂面共面的頂面。多條再分布線位于第一包封材料和ivr管芯上方。多條再分布線電耦合至金屬柱。核心芯片與多條再分布線重疊且接合至多條再分布線。第二包封材料將核心芯片包封在其中，其中，第一包封材料的邊緣和第二包封材料的相應的邊緣彼此垂直對準。插入件或封裝件襯底位于ivr管芯下面且接合至ivr管芯。
根據(jù)本發(fā)明的一些實施例，一種封裝件包括第一ivr管芯和第二ivr管芯，每個ivr管芯都包括金屬柱、電耦合至金屬柱的調(diào)壓器電路、以及電耦合至調(diào)壓器電路的電感器。第一包封材料將第一ivr管芯和第二ivr管芯包封在其中。第一包封材料具有與位于第一ivr管芯和第二ivr管芯中的金屬柱的頂面共面的頂面。介電層與第一ivr管芯、第二ivr管芯、和第一包封材料重疊。多條再分布線包括位于介電層中的部分。多條再分布線電耦合至第一ivr管芯和第二ivr管芯。第一cpu芯片和第二cpu芯片分別與第一ivr管芯和第二ivr管芯重疊且分別電耦合至第一ivr管芯和第二ivr管芯。第二包封材料將第一cpu芯片和第二cpu芯片包封在其中。
根據(jù)本發(fā)明的一些實施例，一種封裝件包括：第一器件管芯，第一器件管芯包括半導體襯底、貫穿半導體襯底的第一貫通孔和第二貫通孔；半導體襯底的表面處的有源電路；第一器件管芯的頂面處的第一金屬柱；以及第一器件管芯的頂面處的第二金屬柱。第一金屬柱電耦合至有源電路和第一貫通孔。第二金屬柱電耦合至第二貫通孔，且與第一器件管芯中的所有有源電路電斷開。封裝件還包括將第一器件管芯包封在其中的第一包封材料，并且第二器件管芯與第一器件管芯重疊且電耦合至第一器件管芯。封裝件組件位于器件管芯下面且接合至器件管芯。第二貫通孔和第二金屬柱將封裝件組件電耦合至第二器件管芯。
本發(fā)明的實施例提供了一種封裝件，包括：第一集成調(diào)壓器(ivr)管芯，其中，所述第一集成調(diào)壓器管芯包括：金屬柱，位于所述第一集成調(diào)壓器管芯的頂面處；第一包封材料，將所述第一集成調(diào)壓器管芯包封在所述第一包封材料中，其中，所述第一包封材料具有與所述金屬柱的頂面共面的頂面；多條再分布線，位于所述第一包封材料和所述第一集成調(diào)壓器管芯上方，其中，所述多條再分布線電耦合至所述金屬柱；第一核心芯片，與所述多條再分布線重疊并且接合至所述多條再分布線；第二包封材料，將所述第一核心芯片包封在所述第二包封材料中，其中，所述第一包封材料的邊緣和所述第二包封材料的相應的邊緣彼此垂直對準；以及插入件或封裝件襯底，位于所述第一集成調(diào)壓器管芯下面并且接合至所述第一集成調(diào)壓器管芯。
根據(jù)本發(fā)明的一個實施例，其中，所述第一集成調(diào)壓器管芯包括：半導體襯底；以及貫通孔，位于所述半導體襯底中，其中，所述貫通孔將所述第一核心芯片電耦合至所述插入件或所述封裝件襯底，而沒有電耦合至所述第一集成調(diào)壓器管芯中的電路。
根據(jù)本發(fā)明的一個實施例，其中，所述第一集成調(diào)壓器管芯包括：半導體襯底；互連結構，位于所述半導體襯底上面；以及內(nèi)置電感器，位于所述互連結構中。
根據(jù)本發(fā)明的一個實施例，封裝件還包括與所述第一集成調(diào)壓器管芯相同的第二集成調(diào)壓器管芯，所述第二集成調(diào)壓器管芯包封在所述第一包封材料中，其中，所述第二集成調(diào)壓器管芯與所述第一核心芯片重疊并且電耦合至所述第一核心芯片。
根據(jù)本發(fā)明的一個實施例，封裝件還包括：第三集成調(diào)壓器管芯，包封在所述第一包封材料中；以及輸入/輸出管芯，包封在所述第二包封材料中，其中，所述輸入/輸出管芯與所述第三集成調(diào)壓器管芯重疊并且電耦合至所述第三集成調(diào)壓器管芯。
根據(jù)本發(fā)明的一個實施例，封裝件還包括：第四集成調(diào)壓器管芯和第五集成調(diào)壓器管芯，包封在所述第一包封材料中，其中，所述第四集成調(diào)壓器管芯和所述第五集成調(diào)壓器管芯與所述第一集成調(diào)壓器管芯相同；以及第二核心芯片，與所述第四集成調(diào)壓器管芯和所述第五集成調(diào)壓器管芯重疊并且電耦合至所述第四集成調(diào)壓器管芯和所述第五集成調(diào)壓器管芯。
根據(jù)本發(fā)明的一個實施例，其中，所述第一集成調(diào)壓器管芯包括半導體襯底，所述半導體襯底的底面與所述第一包封材料的底面共面。
根據(jù)本發(fā)明的一個實施例，其中，所述插入件接合至所述第一集成調(diào)壓器管芯，以及所述插入件橫向地延伸超過所述第一包封材料的所述邊緣。
根據(jù)本發(fā)明的一個實施例，其中，所述插入件包括：附加的半導體襯底；以及附加的貫通孔，貫穿所述附加的半導體襯底。
本發(fā)明的實施例還提供了一種封裝件，包括：第一集成調(diào)壓器(ivr)管芯和第二集成調(diào)壓器管芯，每個都包括：金屬柱；調(diào)壓器電路，電耦合至所述金屬柱；和電感器，電耦合至所述調(diào)壓器電路；第一包封材料，將所述第一集成調(diào)壓器管芯和所述第二集成調(diào)壓器管芯包封在所述第一包封材料中，其中，所述第一包封材料具有與所述第一集成調(diào)壓器管芯和所述第二集成調(diào)壓器管芯中的所述金屬柱的頂面共面的頂面；介電層，與所述第一集成調(diào)壓器管芯、所述第二集成調(diào)壓器管芯、和所述第一包封材料重疊；多條再分布線，具有位于所述介電層中的部分，其中，所述多條再分布線電耦合至所述第一集成調(diào)壓器管芯和所述第二集成調(diào)壓器管芯；第一中央處理單元(cpu)芯片和第二中央處理單元芯片，分別與所述第一集成調(diào)壓器管芯和所述第二集成調(diào)壓器管芯重疊并且分別電耦合至所述第一集成調(diào)壓器管芯和所述第二集成調(diào)壓器管芯；以及第二包封材料，將所述第一中央處理單元芯片和所述第二中央處理單元芯片包封在所述第二包封材料中。
根據(jù)本發(fā)明的一個實施例，其中，所述第一集成調(diào)壓器管芯和所述第二集成調(diào)壓器管芯彼此相同，并且所述第一中央處理單元芯片和所述第二中央處理單元芯片彼此相同。
根據(jù)本發(fā)明的一個實施例，其中，所述第一包封材料的邊緣與所述第二包封材料的相應的邊緣垂直對準。
根據(jù)本發(fā)明的一個實施例，封裝件還包括：插入件或封裝件襯底，位于所述第一集成調(diào)壓器管芯和所述第二集成調(diào)壓器管芯下面并且接合至所述第一集成調(diào)壓器管芯和所述第二集成調(diào)壓器管芯。
根據(jù)本發(fā)明的一個實施例，封裝件還包括：第三集成調(diào)壓器管芯，包封在所述第一包封材料中；以及輸入/輸出管芯，包封在所述第二包封材料中，其中，所述輸入/輸出管芯與所述第三集成調(diào)壓器管芯重疊并且電耦合至所述第三集成調(diào)壓器管芯。
本發(fā)明的實施例還提供了一種封裝件，包括：第一器件管芯，包括：半導體襯底；第一貫通孔和第二貫通孔，貫穿所述半導體襯底；有源電路，位于所述半導體襯底的表面處；第一金屬柱，位于所述第一器件管芯的頂面處，其中，所述第一金屬柱電耦合至所述有源電路和所述第一貫通孔；以及第二金屬柱，位于所述第一器件管芯的頂面處，其中，所述第二金屬柱電耦合至所述第二貫通孔，并且所述第二金屬柱與所述第一器件管芯中的所有有源電路電斷開；第一包封材料，將所述第一器件管芯包封在所述第一包封材料中；第二器件管芯，與所述第一器件管芯重疊并且電耦合至所述第一器件管芯；以及封裝件組件，位于所述第一器件管芯下面并且接合至所述第一器件管芯，其中，所述第二貫通孔和所述第二金屬柱將所述封裝件組件電耦合至所述第二器件管芯。
根據(jù)本發(fā)明的一個實施例，其中，所述第一器件管芯包括集成調(diào)壓器(ivr)管芯，所述集成調(diào)壓器管芯中包括集成調(diào)壓器電路和電感器，以及所述第二器件管芯包括中央處理單元(cpu)管芯。
根據(jù)本發(fā)明的一個實施例，封裝件還包括與所述第一集成調(diào)壓器管芯相同的第二集成調(diào)壓器管芯，其中，所述第二集成調(diào)壓器管芯與所述第二器件管芯重疊并且電耦合至所述第二器件管芯。
根據(jù)本發(fā)明的一個實施例，封裝件還包括：多條再分布線，位于所述第一包封材料和所述第一器件管芯上方，其中，所述多條再分布線電耦合至所述第一金屬柱和所述第二金屬柱；以及第二包封材料，將所述第二器件管芯包封在所述第二包封材料中，其中，所述第一包封材料的邊緣和所述第二包封材料的相應的邊緣彼此垂直對準。
根據(jù)本發(fā)明的一個實施例，封裝件還包括：多個介電層，所述多條再分布線位于所述多個介電層中；以及焊料區(qū)，延伸至所述多個介電層的頂部的一個介電層中。
根據(jù)本發(fā)明的一個實施例，其中，所述第二金屬柱未電耦合至所述第一器件管芯中的任何無源器件。
上面概述了若干實施例的部件、使得本領域技術人員可以更好地理解本發(fā)明的實施例。本領域技術人員應該理解，他們可以容易地使用本發(fā)明作為基礎來設計或修改用于實現(xiàn)與在此所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發(fā)明的精神和范圍、并且在不背離本發(fā)明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。