本發(fā)明涉及一種半導體集成電路裝置的制造方法及半導體集成電路裝置。

背景技術(shù)：

以往，被考慮的是，在存儲器柵極的一側(cè)壁夾著由絕緣部件構(gòu)成的側(cè)壁隔片而形成側(cè)壁狀的選擇柵極的存儲器單元(例如，參照專利文獻1)。另外，近年來，還被考慮的是，在側(cè)壁狀的第一選擇柵極與第二選擇柵極之間夾著側(cè)壁隔片配置有存儲器柵極、且可以獨立地控制第一選擇柵極和第二選擇柵極的存儲器單元。這種存儲器單元被構(gòu)成為，在設(shè)置有存儲器柵極的存儲器柵構(gòu)造體還設(shè)置有電荷存儲層，通過向該電荷存儲層注入電荷來寫入數(shù)據(jù)，或者通過抽出電荷存儲層的電荷來擦除數(shù)據(jù)。

實際上，后者的存儲器單元中，當向電荷存儲層注入電荷時，包括第二選擇柵極的第二選擇柵構(gòu)造體中阻斷源電壓的同時通過包括第一選擇柵極的第一選擇柵構(gòu)造體向存儲器柵構(gòu)造體的溝道層施加低電壓的位電壓。此時，存儲器柵構(gòu)造體中，高電壓的存儲器柵電壓施加到存儲器柵極，通過因位電壓與存儲器柵電壓的電壓差而產(chǎn)生的量子隧道效應(yīng)，可向電荷存儲層注入電荷。

具有這種結(jié)構(gòu)的存儲器單元以矩陣形狀配置的半導體集成電路裝置中，被施加有高電壓的存儲器柵電壓的存儲器柵線由多個存儲器單元共用。因此，當為了向一存儲器單元的電荷存儲層注入電荷而向存儲器柵線施加高電壓的存儲器柵電壓時，共用所述存儲器柵線的另一存儲器單元中，即使不向電荷存儲層注入電荷時，高電壓的存儲器柵電壓也會被施加到存儲器柵極。

因此，此時，在不向電荷存儲層注入電荷的存儲器單元中，與源線連接的第二選擇柵構(gòu)造體中阻斷向溝道層的電壓施加的同時，通過第一選擇柵構(gòu)造體將來自位線的高電壓的位電壓施加到存儲器柵構(gòu)造體的溝道層。由此，高電壓的存儲器柵電壓被施加到存儲器柵極的存儲器柵構(gòu)造體中，高電壓的位電壓被施加到溝道層，因此，存儲器柵極與溝道層的電壓差變小，結(jié)果，不會發(fā)生量子隧道效應(yīng)，電荷不會被注入到電荷存儲層。

另外，這樣以矩陣形狀配置的多個存儲器單元的制造如下：利用作為通常的半導體制造工序的使用光掩膜加工抗蝕劑的光刻技術(shù)，通過抗蝕劑加工導電層等，從而制造第一選擇柵構(gòu)造體、第二選擇柵構(gòu)造體及存儲器柵構(gòu)造體。

現(xiàn)有技術(shù)文獻

專利文獻

專利文獻1：特開2011-129816號公報

技術(shù)實現(xiàn)要素：

發(fā)明要解決的技術(shù)問題

但是，上述的半導體集成電路裝置中，除了以矩陣形狀配置的多個存儲器單元之外，還可設(shè)置例如中央處理器(centralprocessingunit；cpu)、應(yīng)用型專用集成電路(application-specificintegratedcircuit；asic)、讀出放大器、列譯碼器、行譯碼器、輸入輸出電路等的周邊電路。因此，通過半導體制造工序制造以矩陣形狀配置的多個存儲器單元時，與制造周邊電路的半導體制造工序不同地，還需要增加存儲器單元的半導體制造工序。

尤其，如上所述的存儲器單元由于具有能夠獨立控制第一選擇柵極和第二選擇柵極的特殊的結(jié)構(gòu)，因此相應(yīng)地在現(xiàn)有的僅加工存儲器電路區(qū)域的專用光掩膜工序的基礎(chǔ)上還需要增加利用僅加工存儲器電路區(qū)域的專用的光掩膜的專用光掩膜工序，由此存在導致制造成本上升的問題。

因此，本發(fā)明是考慮到上述的問題而提出的，其目的在于提供一種半導體集成電路裝置的制造方法及半導體集成電路裝置，即使形成可以獨立控制的第一選擇柵極和第二選擇柵極的情況下，在現(xiàn)有的僅加工存儲器電路區(qū)域的專用光掩膜工序的基礎(chǔ)上，無需額外增加僅加工存儲器電路區(qū)域的專用光掩膜工序，相應(yīng)地能夠降低制造成本。

為解決技術(shù)問題的技術(shù)手段

用于解決上述問題的本發(fā)明的半導體集成電路裝置的制造方法，所述半導體集成電路裝置包括：存儲器電路區(qū)域，在所述存儲器電路區(qū)域形成有存儲器單元，在所述存儲器單元中，在具有第一選擇柵極的第一選擇柵構(gòu)造體與具有第二選擇柵極的第二選擇柵構(gòu)造體之間夾著側(cè)壁隔片配置有存儲器柵構(gòu)造體；周邊電路區(qū)域，在所述周邊電路區(qū)域形成有周邊電路的邏輯柵構(gòu)造體，所述半導體集成電路裝置的制造方法的特征在于，包括：側(cè)壁隔片形成工序，在所述存儲器電路區(qū)域形成依次層疊有下部柵絕緣膜、電荷存儲層、上部柵絕緣膜及存儲器柵極的所述存儲器柵構(gòu)造體后，以覆蓋所述存儲器柵構(gòu)造體的方式形成所述側(cè)壁隔片；導電層形成工序，在形成有所述存儲器柵構(gòu)造體的所述存儲器電路區(qū)域、和所述周邊電路區(qū)域，依次層疊柵絕緣膜和導電層；導電層圖案化工序，使所述周邊電路區(qū)域的所述導電層照原樣殘留的同時，通過對所述存儲器電路區(qū)域的所述導電層進行回蝕，由此形成沿所述側(cè)壁隔片周邊環(huán)繞所述存儲器柵極的側(cè)壁形狀的環(huán)繞導電層；柵極形成工序，利用通過光掩膜被圖案化的抗蝕劑，對所述周邊電路區(qū)域的所述導電層進行圖案化處理，由此在所述柵絕緣膜上形成所述邏輯柵構(gòu)造體的邏輯柵極，同時照原樣利用所述抗蝕劑而去除所述存儲器電路區(qū)域中的一部分所述環(huán)繞導電層以使所述環(huán)繞導電層分斷，由此形成所述第一選擇柵極和與所述第一選擇柵極電隔離的所述第二選擇柵極。

另外，本發(fā)明的半導體集成電路裝置，其特征在于，包括：存儲器電路區(qū)域，形成有存儲器單元，在所述存儲器單元中，在具有第一選擇柵極的第一選擇柵構(gòu)造體與具有第二選擇柵極的第二選擇柵構(gòu)造體之間夾著側(cè)壁隔片配置有存儲器柵構(gòu)造體；周邊電路區(qū)域，形成有周邊電路的邏輯柵構(gòu)造體，其中，所述邏輯柵構(gòu)造體具有在柵絕緣膜上形成有邏輯柵極的結(jié)構(gòu)，所述邏輯柵極由與所述第一選擇柵極和所述第二選擇柵極相同的導電層形成，所述存儲器柵構(gòu)造體具有依次層疊有下部柵絕緣膜、電荷存儲層、上部柵絕緣膜及存儲器柵極的結(jié)構(gòu)，所述第一選擇柵極和所述第二選擇柵極沿著所述存儲器柵極側(cè)壁的所述側(cè)壁隔片以側(cè)壁形狀形成，且配置在環(huán)繞所述存儲器柵極的相同的環(huán)繞線上，并通過未形成有所述第一選擇柵極和所述第二選擇柵極的多個選擇柵極阻斷部被電隔離。

發(fā)明的效果

根據(jù)本發(fā)明，在實施用以形成周邊電路區(qū)域的邏輯柵極的光掩膜工序時，也能夠同時對存儲器電路區(qū)域的環(huán)繞導電層進行分斷，由此能夠形成被電隔離的第一選擇柵極和第二選擇柵極，因此即使在形成能夠獨立控制的第一選擇柵極和第二選擇柵極時，也無需在僅用于加工現(xiàn)有的存儲器電路區(qū)域的專用光掩膜工序上，額外增加僅用于加工存儲器電路區(qū)域的專用光掩膜工序，相應(yīng)地能夠降低制造成本。

附圖說明

圖1是表示根據(jù)本發(fā)明制造方法而制造的半導體集成電路裝置平面布局的示意圖；

圖2是表示圖1中a-a′部分的側(cè)剖面結(jié)構(gòu)的剖視圖；

圖3是表示圖1中b-b′部分的側(cè)剖面結(jié)構(gòu)的剖視圖；

圖4是表示圖1中c-c′部分的側(cè)剖面結(jié)構(gòu)的剖視圖；

圖5a是表示半導體集成電路裝置的制造工序(1)的示意圖；圖5b是表示半導體集成電路裝置的制造工序(2)的示意圖；圖5c是表示半導體集成電路裝置的制造工序(3)的示意圖；

圖6a是表示半導體集成電路裝置的制造工序(4)的示意圖；圖6b是表示半導體集成電路裝置的制造工序(5)的示意圖；圖6c是表示半導體集成電路裝置的制造工序(6)的示意圖；

圖7a是表示半導體集成電路裝置的制造工序(7)的示意圖；圖7b是表示半導體集成電路裝置的制造工序(8)的示意圖；圖7c是表示半導體集成電路裝置的制造工序(9)的示意圖；

圖8是表示半導體集成電路裝置的制造工序(10)的示意圖；

圖9是表示相對于圖1所示的完成時的半導體集成電路裝置的平面布局，配置了用以形成環(huán)繞導電層和接觸器形成導電層的抗蝕劑時的平面布局的示意圖；

圖10a是表示圖9中a-a′部分的側(cè)剖面結(jié)構(gòu)的剖視圖；圖10b是表示圖9中b-b′部分的側(cè)剖面結(jié)構(gòu)的剖視圖；

圖11是表示制造過程中形成的環(huán)繞導電層的平面布局的示意圖；

圖12是表示相對于圖1所示的完成時的半導體集成電路裝置的平面布局，配置了用以形成第一選擇柵極、第二選擇柵極和邏輯柵極時的抗蝕劑的平面布局的示意圖；

圖13a是表示圖12中a-a′部分的側(cè)剖面結(jié)構(gòu)的剖視圖；圖13b是表示圖12中c-c′部分的側(cè)剖面結(jié)構(gòu)的剖視圖。

具體實施方式

下面，對本發(fā)明的實施方式進行說明。其中，按照下面所示的順序進行說明。

1、根據(jù)本發(fā)明的制造方法制造的半導體集成電路裝置的結(jié)構(gòu)

1-1、半導體集成電路裝置的平面布局

1-2、半導體集成電路裝置各部位的剖面結(jié)構(gòu)

1-3、關(guān)于寫入選擇存儲器單元中，向電荷存儲層內(nèi)注入電荷的動作原理

1-4、關(guān)于在存儲器柵極上施加有高電壓的電荷存儲柵電壓的寫入非選擇存儲器單元中，電荷不被注入到電荷存儲層內(nèi)的動作原理

2、半導體集成電路裝置的制造方法

3、作用和效果

4、根據(jù)省略了第三光掩膜加工工序的另一實施方式的制造方法

5、其他實施方式

(1)根據(jù)本發(fā)明制造方法制造的半導體集成電路裝置的結(jié)構(gòu)

(1-1)半導體集成電路裝置的平面布局

圖1是表示根據(jù)本發(fā)明制造方法制造的完成時的半導體集成電路裝置1的平面布局的示意圖，重點表示了形成在存儲器電路區(qū)域er1的存儲器柵構(gòu)造體4a、4b、第一選擇柵構(gòu)造體5a、5b和第二選擇柵構(gòu)造體6a、6b的平面布局和形成在周邊電路區(qū)域er2的邏輯柵構(gòu)造體7a、7b的平面布局。在圖1中，對后述的、形成在存儲器柵構(gòu)造體4a、4b側(cè)壁上的側(cè)壁隔片、形成在第一選擇柵構(gòu)造體5a、5b和第二選擇柵構(gòu)造體6a、6b上的側(cè)壁、形成在存儲器阱w1和邏輯阱w1、w2上的元件隔離層等進行了省略。

此時，半導體集成電路裝置1，在未圖示的半導體基板上具有存儲器電路區(qū)域er1和周邊電路區(qū)域er2，例如在存儲器電路區(qū)域er1上形成有p型存儲器阱w1，且在周邊電路區(qū)域er2上形成有p型邏輯阱w2和n型邏輯阱w3。

另外，在存儲器電路區(qū)域er1中，柵接觸和阻斷區(qū)域er12、er13之間設(shè)有存儲器單元區(qū)域er11，該存儲器單元區(qū)域er11具有多個存儲器單元3a、3b、3c、3d、3e、3f以矩陣狀配置的結(jié)構(gòu)。其中，由于這些存儲器單元3a、3b、3c、3d、3e、3f均具有相同的結(jié)構(gòu)，在此主要著眼于配置在a-a′部分的存儲器單元3a、3b進行下述說明。

此時，存儲器單元3a具有下述結(jié)構(gòu)：在第一選擇柵構(gòu)造體5a和第二選擇柵構(gòu)造體6b之間夾著側(cè)壁隔片(未圖示)配置有存儲器柵構(gòu)造體4a。在采用該實施方式的情況下，形成第1列的存儲器單元3a、3c、3e的一個存儲器柵構(gòu)造體4a、以及形成另一第2列的存儲器單元3b、3d、3f的另一存儲器柵構(gòu)造體4b呈直線形狀，并以相互并行的方式進行配置。此外，存儲器柵構(gòu)造體4a(4b)上立設(shè)有與存儲器柵線(未圖示)連接的接觸器c4a(c4b)，因此從該存儲器柵線通過接觸器c4a(c4b)可施加預定的存儲器柵電壓。

在存儲器單元區(qū)域er11，具有第一選擇柵極g2a(g2b)的第一選擇柵構(gòu)造體5a(5b)、以及具有第二選擇柵極g3a(g3b)的第二選擇柵構(gòu)造體6a(6b)以直線狀形成，這些第一選擇柵構(gòu)造體5a(5b)和第二選擇柵構(gòu)造體6a(6b)以與具有存儲器柵極g1a(g1b)的存儲器柵構(gòu)造體4a(4b)并行的方式進行配置。第一選擇柵極g2a(g2b)和第二選擇柵極g3a(g3b)沿著存儲器柵極g1a(g1b)側(cè)壁的側(cè)壁隔片形成為側(cè)壁狀、且被配置在環(huán)繞存儲器柵極g1a(g1b)的同一個環(huán)繞線上，未形成第一選擇柵極g2a(g2b)和第二選擇柵極g3a(g3b)的部分，通過多個選擇柵極阻斷部13、14(15、16)處于電隔離狀態(tài)。

另外，在該存儲器單元區(qū)域er11的存儲器阱w1的表面(基板表面)以相隔預定間距并左右對稱的方式形成有兩個源區(qū)域d1、d3，在這些源區(qū)域d1、d3之間形成有多個漏區(qū)域d2。此時，存儲器單元區(qū)域er11中，在第一選擇柵構(gòu)造體5a和第二選擇柵構(gòu)造體6a之間配置有存儲器柵構(gòu)造體4a的第1列存儲器單元3a、3c、3e形成于一個源區(qū)域d1和漏區(qū)域d2之間；另一方面，在第二選擇柵構(gòu)造體6b和第一選擇柵構(gòu)造體5b之間配置有存儲器柵構(gòu)造體4b的第2列存儲器單元3b、3d、3f形成于上述漏區(qū)域d2和另一源區(qū)域d3之間，而且存儲器單元3a、3c、3e和存儲器單元3b、3d、3f以左右對稱的方式形成。

實際上，形成于存儲器阱w1表面的一個源區(qū)域d1沿一第一選擇柵構(gòu)造體5a形成，且與第1列的存儲器單元3a、3c、3e的形成位置相匹配地形成至與該第一選擇柵構(gòu)造體5a相鄰接的區(qū)域，并在排列成一列的多個存儲器單元3a、3c、3e中被共用。在源區(qū)域d1立設(shè)有與源線(未圖示)相連接的接觸器c1，通過接觸器c1從所述源線可被施加預定的源電壓。

另外，形成于第二選擇柵構(gòu)造體6a、6b之間的存儲器阱w1表面的多個漏區(qū)域d2與相鄰存儲器單元3a、3b(3c、3d，3e、3f)的形成位置相匹配地分別形成在與第二選擇柵構(gòu)造體6a、6b相鄰接的區(qū)域，在相鄰的存儲器單元3a、3b(3c、3d，3e、3f)能夠共用一個漏區(qū)域d2。各個漏區(qū)域d2中立設(shè)有與位線(未圖示)連接的接觸器c2，從上述位線通過接觸器c2可施加上預定的位電壓。而且，在圖1中，未圖示的位線被排成一行的每個存儲器單元3a、3b(3c、3d)(3e、3f)所共用，對各行的存儲器單元3a、3b(3c、3d)(3e、3f)以行為單位可一律地施加預定的位電壓。

并且，形成于存儲器阱w1表面上的另一源區(qū)域d3以與一源區(qū)域d1左右對稱的方式形成，與一個源區(qū)域d1相同，形成至與另一第一選擇柵構(gòu)造體5b相鄰的區(qū)域，且在第2列的存儲器單元3b、3d、3f中被共用。而且，在該源區(qū)域d3中立設(shè)有接觸器c3，在該接觸器c3上連接有與一源區(qū)域d1相同的源線。于是，在配置于存儲器單元區(qū)域er11的存儲器單元3a、3b、3c、3d，3e、3f中可通過接觸器c1、c3一律地施加相同的源電壓。

在與存儲器單元區(qū)域er11相鄰的一個柵接觸和阻斷區(qū)域er12和同樣與存儲器單元區(qū)域er11相鄰的另一柵接觸和阻斷區(qū)域er13，在存儲器單元區(qū)域er11并排的兩個存儲器柵極g1a、g1b照原樣以直線狀延伸而并排，該存儲器柵極g1a、g1b的一端配置在一個柵接觸和阻斷區(qū)域er12中，而該存儲器柵極g1a、g1b的另一端配置在另一柵接觸和阻斷區(qū)域er13中。

在該實施方式中，構(gòu)成第1列的存儲器單元3a、3c、3e的第一選擇柵極g2a、存儲器柵極g1a及第二選擇柵極g3a和構(gòu)成第2列的存儲器單元3b、3d、3f的第二選擇柵極g3b、存儲器柵極g1b及第一選擇柵極g2b以左右對稱的方式形成，因此，在此著眼于構(gòu)成第1列的存儲器單元3a、3c、3e的第一選擇柵極g2a、存儲器柵極g1a和第二選擇柵極g3a，對柵接觸和阻斷區(qū)域er12、er13進行說明。

此時，一個柵接觸和阻斷區(qū)域er12中，延伸自存儲器單元區(qū)域er11的第一選擇柵極g2a的預定位置上設(shè)有接觸器形成導電層10a，且設(shè)置有阻斷上述第一選擇柵極g2a和第二選擇柵極g3a的選擇柵極阻斷部13。

在該實施方式中，一個柵接觸和阻斷阻斷區(qū)域er12中，在第一選擇柵極g2a的中途位置形成有接觸器形成導電層10a。實際上，一個柵接觸和阻斷區(qū)域er12中，第一選擇柵極g2a從接觸器形成導電層10a朝遠離存儲器單元區(qū)域er11的方向延伸后再折回來，從而使一個存儲器柵極g1a的一端被第一選擇柵極g2a所包圍，該第一選擇柵極g2a的末端配置在與其成對的第二選擇柵極g3a一側(cè)。

另外，一個柵接觸和阻斷區(qū)域er12中，還設(shè)置有延伸自存儲器單元區(qū)域er11的第二選擇柵極g3a的末端，第一選擇柵極g2a的末端和第二選擇柵極g3a的末端以位于同一直線上且以預定間隔相對而置的方式進行設(shè)置，且設(shè)置有使第一選擇柵極g2a和第二選擇柵極g3a阻斷的選擇柵極阻斷部13。

在此，接觸器形成導電層10a具有下述結(jié)構(gòu)：立設(shè)有與第一選擇柵線(未圖示)相連接的接觸器c6，從上述第一選擇柵線通過接觸器c6施加預定的第一選擇柵電壓時，該第一選擇柵電壓能夠按照原樣只施加到第一選擇柵極g2a上。

另一方面，在另一柵接觸和阻斷區(qū)域er13中，延伸自存儲器單元區(qū)域er11的第二選擇柵極g3a的預定位置上設(shè)有接觸器形成導電層11a的同時，還設(shè)置有使所述第一選擇柵極g2a和第二選擇柵極g3a阻斷的選擇柵極阻斷部14。

該實施方式的情況下，在另一柵接觸和阻斷區(qū)域er13中，第二選擇柵極g3從接觸器形成導電層11a朝遠離存儲器單元區(qū)域er11的方向延伸后再折回來，從而使一個存儲器柵極g1a的另一端被上述的第二選擇柵極g3a所包圍，該第二選擇柵極g3a的末端配置在與其成對的第一選擇柵極g2a一側(cè)。

在另一柵接觸和阻斷區(qū)域er13，還設(shè)置有延伸自存儲器單元區(qū)域er11的第一選擇柵極g2a的末端，第一選擇柵極g2a的末端和第二選擇柵極g3a的末端以位于同一直線上且以預定的距離相對而置的方式設(shè)置，且設(shè)置有使第一選擇柵極g2a和第二選擇柵極g3a阻斷的選擇柵極阻斷部14。

在此，接觸器形成導電層11a具有下述結(jié)構(gòu)：立設(shè)有與第二選擇柵線(未圖示)相連接的接觸器c5，從上述第二選擇柵線通過接觸器c5被施加預定的第二選擇柵電壓時，該第二選擇柵電壓能夠按照原樣僅施加在第二選擇柵極g3a上。

于是，存儲器電路區(qū)域er1以下述方式構(gòu)成：與一個接觸器形成導電層10a連續(xù)設(shè)置的第一選擇柵極g2a以及與另一接觸器形成導電層11a連續(xù)設(shè)置的第二選擇柵極g3a之間，通過選擇柵極阻斷部13、14形成電隔離狀態(tài)，由此可獨立控制第一選擇柵極g2a和第二選擇柵極g3a。

順便說一下，柵接觸和阻斷區(qū)域er12、er13中位于第2列一側(cè)的第二選擇柵極g3b、存儲器柵極g1b和第一選擇柵極g2b具有與上述位于第1列一側(cè)的第一選擇柵極g2a、存儲器柵極g1a和第二選擇柵極g3b相同的結(jié)構(gòu)。然而在下述方面具有不同點：在一個柵接觸和阻斷區(qū)域er12中，第二選擇柵極g3b的預定位置上設(shè)置有接觸器形成導電層11b，而且在第一選擇柵極g2b一側(cè)，設(shè)置有用以阻斷第一選擇柵極g2b和第二選擇柵極g3b的選擇柵極阻斷部15。

另外，另一柵接觸和阻斷區(qū)域er13的不同點在于，在第一選擇柵極g2b的預定位置上設(shè)置有接觸器形成導電層10b，而且在第二選擇柵極g3b一側(cè)，設(shè)置有用以阻斷第一選擇柵極g2b和第二選擇柵極g3b的選擇柵極阻斷部16。

由此，第二選擇柵極g3b、存儲器柵極g1b和第一選擇柵極g2b同樣具有下述構(gòu)成：通過在連續(xù)設(shè)置有一個接觸器形成導電層10b的第一選擇柵極g2b和連續(xù)設(shè)置有另一接觸器形成導電層11b的第二選擇柵極g3b之間設(shè)置的選擇柵極阻斷部15、16，第一選擇柵極g2b和第二選擇柵極g3b之間電隔離，從而能夠獨立控制第一選擇柵極g2b和第二選擇柵極g3b。

接著，下面對與由上述結(jié)構(gòu)構(gòu)成的存儲器電路區(qū)域er1相鄰的周邊電路區(qū)域er2進行說明。其中，該實施方式的情況下，周邊電路區(qū)域er2雖然被配置在與存儲器電路區(qū)域er1中的存儲器單元區(qū)域er11相鄰接的位置，但本發(fā)明并不限定于此，也可以配置在其他的各種位置，如與一個柵接觸和阻斷區(qū)域er12相鄰的位置、與另一柵接觸和阻斷區(qū)域er13相鄰的位置、或者是與存儲器單元區(qū)域er11和一個柵接觸和阻斷區(qū)域er12之間相鄰的位置等。

實際上，在周邊電路區(qū)域er2形成有多個周邊電路18、19。周邊電路18例如具有形成在p型邏輯阱w2上的n型mos(metal-oxide-semiconductor)晶體管結(jié)構(gòu)。此時，邏輯阱w2上形成有邏輯柵構(gòu)造體7a，通過接觸器c8能夠在邏輯柵構(gòu)造體7a上施加預定的邏輯柵電壓。

另外，該邏輯阱w2中，與該邏輯柵構(gòu)造體7a相鄰接的區(qū)域以夾住邏輯柵構(gòu)造體7a的方式形成有雜質(zhì)擴散區(qū)域d4、d5，一個雜質(zhì)擴散區(qū)域d4上立設(shè)有接觸器c9，且另一雜質(zhì)擴散區(qū)域d5上立設(shè)有另一接觸器c10。

另一方面，另一周邊電路19例如具有形成在n型邏輯阱w3上的p型mos晶體管結(jié)構(gòu)。此時，邏輯阱w3上形成有邏輯柵構(gòu)造體7b，通過接觸器c12能夠向邏輯柵構(gòu)造體7b施加預定的邏輯柵電壓。

另外，該邏輯阱w3中，與該邏輯柵構(gòu)造體7b相鄰接的區(qū)域以夾住邏輯柵構(gòu)造體7b的方式形成有雜質(zhì)擴散區(qū)域d6、d7，在一個雜質(zhì)擴散區(qū)域d6立設(shè)有接觸器c13，且在另一雜質(zhì)擴散區(qū)域d7立設(shè)有另一接觸器c14。

(1-2)半導體集成電路裝置各部位的剖面結(jié)構(gòu)

圖2是圖1中a-a′部分的側(cè)剖面結(jié)構(gòu)，表示設(shè)置在存儲器單元區(qū)域er11的存儲器單元3a、3b和設(shè)置在周邊電路區(qū)域er2的周邊電路18、19的側(cè)剖面的剖視圖。此時，在半導體集成電路裝置1中設(shè)置有半導體基板s，存儲器電路區(qū)域er1的半導體基板s上形成有存儲器阱w1、周邊電路區(qū)域er2的半導體基板s上形成有邏輯阱w2、w3。

在該實施方式的情況下，存儲器阱w1中，于a-a′部分設(shè)置有兩個存儲器單元3a、3b，在這些存儲器單元3a、3b之間的表面上形成有立設(shè)有接觸器c2的漏區(qū)域d2。其中，雖然存儲器單元3a、3b以左右對稱的方式形成，但由于具有相同的結(jié)構(gòu)，因此著眼于一個存儲器單元3a，并對其進行下述說明。

在存儲器單元3a中，在存儲器阱w1上形成有例如形成n型晶體管結(jié)構(gòu)的存儲器柵構(gòu)造體4a、形成n型mos晶體管結(jié)構(gòu)的第一選擇柵構(gòu)造體5a、以及同樣形成n型mos晶體管結(jié)構(gòu)的第二選擇柵構(gòu)造體6a。

實際上，在存儲器阱w1的表面上，源區(qū)域d1和漏區(qū)域d2隔開預定間距而形成，來自源線的源電壓可通過接觸器c1(圖1)施加到源區(qū)域d1，來自位線的位電壓可通過接觸器c2施加到漏區(qū)域d2。而且，該實施方式的情況下，源區(qū)域d1和漏區(qū)域d2所選定的雜質(zhì)濃度為1.0e21/cm³以上，另一方面，根據(jù)制造過程中所實施的雜質(zhì)注入，存儲器阱w1的將形成溝道層的表面區(qū)域(例如，離表面距50nm的區(qū)域)的雜質(zhì)濃度選定為1.0e19/cm³，優(yōu)選為3.0e18/cm³以下。

存儲器柵構(gòu)造體4a具有下述結(jié)構(gòu)：在源區(qū)域d1和漏區(qū)域d2之間的存儲器阱w1上，通過由sio2等絕緣部件構(gòu)成的下部柵絕緣膜23a，設(shè)有如由氮化硅(si3n4)、氮氧化硅(sion)、氧化鋁(al2o3)等形成的電荷存儲層ec，而且，在該電荷存儲層ec上，通過同樣由絕緣部件構(gòu)成的上部柵絕緣膜23b形成有存儲器柵極g1a。由此，存儲器柵構(gòu)造體4a具有下述結(jié)構(gòu)：通過下部柵絕緣膜23a和上部柵絕緣膜23b，電荷存儲層ec與存儲器阱w1和存儲器柵極g1a處于絕緣狀態(tài)。

存儲器柵構(gòu)造體4a中，由絕緣部件構(gòu)成的側(cè)壁隔片27a沿側(cè)壁形成，通過該側(cè)壁隔片27a鄰接有第一選擇柵構(gòu)造體5a。這種形成于存儲器柵構(gòu)造體4a和第一選擇柵構(gòu)造體5a之間的側(cè)壁隔片27a以預定的膜厚形成，且能夠使存儲器柵構(gòu)造體4a和第一選擇柵構(gòu)造體5a相互絕緣。

另外，第一選擇柵構(gòu)造體5a中，在側(cè)壁隔片27a和源區(qū)域d1之間的存儲器阱w1上形成有由絕緣部件構(gòu)成且膜厚為9nm以下、優(yōu)選為3nm以下的柵絕緣膜25a，該柵絕緣膜25a上形成有連接到第一選擇柵線的第一選擇柵極g2a。

另一方面，在存儲器柵構(gòu)造體4a的另一側(cè)壁上，也形成有由絕緣部件構(gòu)成的側(cè)壁隔片27a，通過該側(cè)壁隔片27a鄰接有第二選擇柵構(gòu)造體6a。形成于存儲器柵構(gòu)造體4a和第二選擇柵構(gòu)造體6a之間的這種側(cè)壁隔片27a同樣以與形成在存儲器柵構(gòu)造體4a和第一選擇柵構(gòu)造體5a之間的側(cè)壁隔片27a具有相同的膜厚來形成，能夠使存儲器柵構(gòu)造體4a和第二選擇柵構(gòu)造體6a相互絕緣。

另外，第二選擇柵構(gòu)造體6a中，在側(cè)壁隔片27a和漏區(qū)域d2之間的存儲器阱w1上，形成有由絕緣部件構(gòu)成且膜厚為9nm以下、優(yōu)選為3nm以下的柵絕緣膜25b，在該柵絕緣膜25b上形成有連接到第二選擇柵線的第二選擇柵極g3a。

在此，夾著側(cè)壁隔片27a沿存儲器柵極g1a的側(cè)壁而形成的第一選擇柵極g2a和第二選擇柵極g3b在后述的制造工序中通過回蝕處理而形成，因此隨著遠離存儲器柵極g1a，第一選擇柵極g2a和第二選擇柵極g3b的頂部朝存儲器阱w1的方向逐漸下降，從而形成側(cè)壁形狀。

在第一選擇柵構(gòu)造體5a的側(cè)壁和第二選擇柵構(gòu)造體6a的側(cè)壁中，形成有由絕緣部件形成的側(cè)壁sw，在一個側(cè)壁sw下部的存儲器阱w1表面上形成有延伸區(qū)域d1a，另一側(cè)壁sw下部的存儲器阱w1表面上也形成有延伸區(qū)域d2a。

如此，該實施方式的情況下，在第一選擇柵極g2a和第二選擇柵極g3a之間的存儲器阱w1中，將從表面到50nm區(qū)域的雜質(zhì)濃度設(shè)為1e19/cm³以下的情況下，通過后續(xù)的制造工序，可形成膜厚分別為9nm以下的柵絕緣膜25a、25b。另外，在位于第一選擇柵極g2a和第二選擇柵極g3a之間的存儲器阱w1中，將從表面到50nm區(qū)域的雜質(zhì)濃度設(shè)為3e18/cm³以下的情況下，通過后續(xù)的制造工序，可形成膜厚分別為3nm以下的柵絕緣膜25a、25b。

順便說一下，另一存儲器單元3b也與一個存儲器單元3a具有相同結(jié)構(gòu)，另一源區(qū)域d3和漏區(qū)域d2之間的存儲器阱w1上具有存儲器柵構(gòu)造體4b，在位于第一選擇柵構(gòu)造體5b和第二選擇柵構(gòu)造體6b之間的存儲器阱w1上，夾著側(cè)壁隔片27a形成有存儲器柵構(gòu)造體4b。另外，在存儲器單元3b中同樣通過第一選擇柵構(gòu)造體5b的側(cè)壁而形成的一個側(cè)壁sw下部的存儲器阱w1表面上形成有延伸區(qū)域d3a，在形成于第二選擇柵構(gòu)造體6b側(cè)壁的另一側(cè)壁sw下部的存儲器阱w1表面上，也形成有延伸區(qū)域d2b。

形成于存儲器電路區(qū)域er1的存儲器阱w1和形成于周邊電路區(qū)域er2的一個邏輯阱w2，通過一個元件隔離層20而被電隔離，而且形成于周邊電路區(qū)域er2的一個邏輯阱w2和另一邏輯阱w3，也通過另一元件隔離層20而被電隔離。在此，采用該實施方式的情況下，在一個邏輯阱w2中形成有包括n型mos晶體管結(jié)構(gòu)的周邊電路18，在另一邏輯阱w3中形成有包括p型mos晶體管結(jié)構(gòu)的周邊電路19。

實際上，在一個邏輯阱w2中，在形成于表面的成對的雜質(zhì)擴散區(qū)域d4、d5之間，設(shè)置有夾著柵絕緣膜29a形成有邏輯柵極g5的邏輯柵構(gòu)造體7a。而且，在邏輯柵構(gòu)造體7a的側(cè)壁形成有側(cè)壁sw，位于各個側(cè)壁sw下部的邏輯阱w2的表面上形成有延伸區(qū)域d4a、d5a。

與一個邏輯阱w2具有不同導電型的另一邏輯阱w3同樣具有與一個邏輯阱w2相同的結(jié)構(gòu)，在形成于另一邏輯阱w3表面的成對的雜質(zhì)擴散區(qū)域d6、d7之間，設(shè)置有夾著柵絕緣膜29b形成有邏輯柵極g6的邏輯柵構(gòu)造體7b。其中，在邏輯柵構(gòu)造體7b的側(cè)壁形成有側(cè)壁sw，位于各個側(cè)壁sw下部的邏輯阱w2表面形成有延伸區(qū)域d6a、d7a。

半導體集成電路裝置1中，第一選擇柵構(gòu)造體5a、5b、存儲器柵構(gòu)造體4a、4b、第二選擇柵構(gòu)造體6a、6b、接觸器c2、邏輯柵構(gòu)造體7a、7b等均被絕緣層21覆蓋而相互呈絕緣狀態(tài)，且例如源區(qū)域d1、d3和漏區(qū)域d2等其它各種表面均由硅化物sc覆蓋。

在此，圖3是圖1中b-b′部分的側(cè)剖面結(jié)構(gòu)，其是表示存儲器電路區(qū)域er1的柵接觸和阻斷區(qū)域er12中設(shè)置在第二選擇柵極g3b上的接觸器形成導電層11b的側(cè)剖面結(jié)構(gòu)的剖視圖。如圖3所示，接觸器形成導電層11b形成在元件隔離層20上，而該元件隔離層20形成在存儲器阱w1上。

實際上，接觸器形成導電層11b形成為從元件隔離層20的表面(基板表面)一直升起至存儲器柵極g1b的一側(cè)壁及頂部的一部分，在形成在元件隔離層20上的基座部17a形成有與元件隔離層20的表面形狀對應(yīng)的平坦的接觸器設(shè)置面17c。另外，接觸器形成導電層11b與存儲器柵極g1b之間形成有側(cè)壁隔片27c，通過上述側(cè)壁隔片27c與存儲器柵極g1b絕緣。

接觸器形成導電層11b中，在接觸器設(shè)置面17c夾著硅化物sc立設(shè)有柱狀的接觸器c5，從所述接觸器c5可被施加第二選擇柵電壓。由此，通過接觸器形成導電層11b，第二選擇柵電壓可被施加到第二選擇柵極g2b。并且，在接觸器形成導電層11b中，在基座部17a的側(cè)壁和與所述基座部17a一體地形成且升起在存儲器柵極g1b的頂部的升起部17b的側(cè)壁形成有側(cè)壁sw。

順便說一下，該實施方式的情況下，如圖1所示，形成有接觸器形成導電層11b的第二選擇柵極g3b在存儲器柵極g1b的一端折回，該第二選擇柵極g3b的末端一側(cè)以夾住存儲器柵極g1b方式與接觸器形成導電層11b相對而置的方式配置。由此，在表示圖1中b-b′部分的側(cè)剖面結(jié)構(gòu)的圖3中，與接觸器形成導電層11b連續(xù)設(shè)置且在存儲器柵極g1b的一端折返的第二選擇柵極g3b和該接觸器形成導電層11b可通過存儲器柵極g1b和側(cè)壁隔片27a、27c而相對配置。

順便說一下，如圖3所示，在配置有一個存儲器柵極g1a的一側(cè)，第一選擇柵極g2a也在存儲器柵極g1a的一端折返(圖1)，因此在圖1的b-b′部分，第一選擇柵極g2a之間，可通過存儲器柵極g1a和側(cè)壁隔片27a而相對配置。

圖4為圖1中c-c′部分的側(cè)剖面結(jié)構(gòu)，是表示設(shè)置于存儲器電路區(qū)域er1中柵接觸和阻斷區(qū)域er12的、選擇柵極阻斷部15的側(cè)剖面結(jié)構(gòu)的剖視圖。如圖4所示，形成有選擇柵極阻斷部15的區(qū)域(圖4中的右側(cè)區(qū)域)，雖然第二選擇柵極g3b夾著側(cè)壁隔片27a而形成在存儲器柵極g1b的一個側(cè)壁上，但在該存儲器柵極g1b的另一側(cè)壁上并沒有形成第一選擇柵極g2b和第二選擇柵極g3b，只形成有側(cè)壁隔片或由側(cè)壁構(gòu)成的絕緣壁27b。

而且，在形成有選擇柵極阻斷部15的區(qū)域，制造過程中一部分基板表面被削去，從而在成為基板表面的元件隔離層20上形成凹部30。順便說一下，該實施方式的情況下，在配置有一個存儲器柵極g1a的一側(cè)，圖1中的c-c′部分的第一選擇柵極g2a之間，也通過存儲器柵極g1a和側(cè)壁隔片27a而相對配置。

(1-3)寫入選擇存儲器單元中向電荷存儲層注入電荷的動作原理

接著，下面對通過本發(fā)明的制造方法制造的半導體集成電路裝置1中，例如向存儲器單元3a的電荷存儲層ec注入電荷而向所述存儲器單元3a寫入數(shù)據(jù)的情況進行簡單說明。此時，如圖2所示，向電荷存儲層ec注入電荷的存儲器單元(稱為寫入選擇存儲器單元)3a中，通過接觸器c4a(圖1)從存儲器柵線(未示出)向存儲器柵構(gòu)造體4a的存儲器柵極g1a可施加12v的電荷存儲柵電壓，沿與所述存儲器柵極g1a相對的存儲器阱w1表面可形成溝道層(未示出)。

此時，第一選擇柵構(gòu)造體5a中，通過接觸器側(cè)c6(圖1)和接觸器形成導電層10a從第一選擇柵線(未示出)向第一選擇柵極g2a可被施加0v的柵截止電壓，且向源區(qū)域d1可被施加0v的源截止電壓。由此，第一選擇柵構(gòu)造體5a中，在與第一選擇柵極g2a相對的存儲器阱w1表面不會形成溝道層，可阻斷源區(qū)域d1與存儲器柵構(gòu)造體4a的溝道層的電連接，阻止電壓從源區(qū)域d1施加到存儲器柵構(gòu)造體4a的溝道層。

另外，第二選擇柵構(gòu)造體6a中，通過接觸器c5(圖1)和接觸器形成導電層11a從第二選擇柵線(未示出)向第二選擇柵極g3a可被施加1.5v的第二選擇柵電壓，且向漏區(qū)域d2可被施加0v的電荷存儲位電壓。由此，第二選擇柵構(gòu)造體6a中，在與第二選擇柵極g3a相對的存儲器阱w1形成溝道層而成為導通狀態(tài)，漏區(qū)域d2與存儲器柵構(gòu)造體4a的溝道層電連接，從而使存儲器柵構(gòu)造體4a的溝道層成為0v的電荷存儲位電壓。并且，此時，向存儲器阱w1可被施加與電荷存儲位電壓相同的0v的基板電壓。

于是，在存儲器柵構(gòu)造體4a，施加到存儲器柵極g1a上的電壓為12v，施加到溝道層上的電壓為0v，因此在存儲器柵極g1a和溝道層之間會產(chǎn)生12v的較大電壓差，并通過由此所引起的量子隧道效應(yīng)，電荷可被注入到電荷存儲層內(nèi)而成為數(shù)據(jù)被寫入的狀態(tài)。

(1-4)在存儲器柵極上施加有高電壓的電荷存儲柵電壓的寫入非選擇存儲器單元中，電荷不被注入到電荷存儲層內(nèi)的動作原理

通過本發(fā)明的制造方法制造的半導體集成電路裝置1中，例如不向存儲器單元3a的電荷存儲層ec注入電荷時，向存儲器柵極g1a施加與寫入數(shù)據(jù)時相同的高電壓的電荷存儲柵電壓，通過第一選擇柵構(gòu)造體5a阻斷源區(qū)域d1與存儲器柵構(gòu)造體4a的溝道層的電連接，且通過第二選擇柵構(gòu)造體6a阻斷漏區(qū)域d2與存儲器柵構(gòu)造體4a的溝道層的電連接，從而阻止電荷注入到存儲器柵構(gòu)造體4a的電荷存儲層ec。

實際上，此時不向電荷存儲層ec注入電荷的存儲器單元(稱為寫入非選擇存儲器單元)3a的存儲器柵構(gòu)造體4a中，由于向存儲器柵極g1a施加12v的電荷存儲柵電壓，因此電荷存儲柵電壓會傳遞至存儲器阱w1，沿著與所述存儲器柵極g1a相對的存儲器阱w1表面形成溝道層。

第一選擇柵構(gòu)造體5a中，通過接觸器c6(圖1)和接觸器形成導電層10a從第一選擇柵線(未示出)向第一選擇柵極g2a被施加0v的柵截止電壓，向源區(qū)域d1被施加0v的源截止電壓。由此，存儲器單元3a的第一選擇柵構(gòu)造體5a中，與第一選擇柵極g2a相對的存儲器阱w1成為非導通狀態(tài)，阻斷源區(qū)域d1與存儲器柵構(gòu)造體4a溝道層的電連接。

另外，進一步，第二選擇柵構(gòu)造體6a中，通過接觸器c5(圖1)和接觸器形成導電層11a從第二選擇柵線(未示出)向第二選擇柵極g3a可被施加1.5v的第二選擇柵電壓，向漏區(qū)域d2可被施加1.5v的截止電壓。由此，所述第二選擇柵構(gòu)造體6a中，與第二選擇柵極g3a相對的存儲器阱w1成為非導通狀態(tài)，可阻止漏區(qū)域d2與存儲器柵構(gòu)造體4a的溝道層的電連接。

這樣，存儲器單元3a的存儲器柵構(gòu)造體4a中，兩側(cè)的第一選擇柵構(gòu)造體5a和第二選擇柵構(gòu)造體6a的下部的存儲器阱w1成為非導通狀態(tài)，因此，成為通過存儲器柵極g1a在存儲器阱w1表面形成的溝道層與源區(qū)域d1和漏區(qū)域d2的電連接被阻斷的狀態(tài)，在所述溝道層的周邊可形成耗盡層。

在此，通過上部柵絕緣膜23b、電荷存儲層ec及下部柵絕緣膜23a的三層結(jié)構(gòu)所得到的電容(以下，稱為柵絕緣膜電容)c2和形成在存儲器阱w1內(nèi)且包圍溝道層的耗盡層的電容(以下，稱為耗盡層電容)c1可以視為串聯(lián)連接的結(jié)構(gòu)，因此，例如假設(shè)柵絕緣膜電容c2為耗盡層電容c1的三倍時，則溝道層的溝道電位vch可以通過下述式得出為9v。

[數(shù)1]

由此，存儲器柵構(gòu)造體4a中，即使向存儲器柵極g1a施加12v的電荷存儲柵電壓，存儲器阱w1中被耗盡層包圍的溝道層的溝道電位vch成為9v，因此，存儲器柵極g1a與溝道層之間的電壓差成為較小的3v，結(jié)果，不會發(fā)生量子隧道效應(yīng)，從而能夠阻止電荷注入到電荷存儲層ec。

進一步，所述存儲器單元3a中，在存儲器柵構(gòu)造體4a與第一選擇柵構(gòu)造體5a之間的存儲器阱w1的區(qū)域和存儲器柵構(gòu)造體4a與第二選擇柵構(gòu)造體6a之間的存儲器阱w1的區(qū)域，由于沒有形成有雜質(zhì)濃度高的雜質(zhì)擴散區(qū)域，因此在形成于存儲器阱w1表面周邊的溝道層周邊，能夠可靠地形成耗盡層，通過所述耗盡層可阻止溝道電位vch從溝道層到達第一選擇柵構(gòu)造體5a和第二選擇柵構(gòu)造體6a的各柵絕緣膜25a、25b。

由此，存儲器單元3a中，即使相應(yīng)于源區(qū)域d1的低電壓的源電壓和漏區(qū)域d2的低電壓的位電壓，將第一選擇柵構(gòu)造體5a和第二選擇柵構(gòu)造體6a的柵絕緣膜25a、25b的各膜厚度形成得薄，由于可以通過耗盡層阻斷溝道層的溝道電位vch到達柵絕緣膜25a、25b，因此能夠防止基于溝道電位vch的柵絕緣膜25a、25b的絕緣被破壞。

(2)半導體集成電路裝置的制造方法

對于具有上述的結(jié)構(gòu)的半導體集成電路裝置1，可以通過下面所述的制造工序制造，在現(xiàn)有的僅加工存儲器電路區(qū)域er1的專用光掩膜工序基礎(chǔ)上，無需額外增加僅加工存儲器電路區(qū)域er1的專用光掩膜工序。圖5示出圖1的a-a′部分的側(cè)剖面結(jié)構(gòu)。此時，首先，如圖5a所示，準備半導體基板s，然后通過淺溝道隔離(shallowtrenchisolation；sti)法等，在存儲器電路區(qū)域er1與周邊電路區(qū)域er2的境界等其他預定位置形成由絕緣部件構(gòu)成的元件隔離層20。

接著，為了注入雜質(zhì)，通過熱氧化法等在半導體基板s表面形成犧牲氧化膜30a，然后例如通過離子注入法向周邊電路區(qū)域er2注入p型雜質(zhì)或者n型雜質(zhì)，由此形成p型邏輯阱w2和n型邏輯阱w3。

接著，使用專用于加工存儲器電路區(qū)域er1的第一光掩膜(未示出)，利用光刻技術(shù)和蝕刻技術(shù)對抗蝕劑實施圖案化處理，如與圖5a對應(yīng)部分使用相同符號的圖5b所示，形成使存儲器電路區(qū)域er1露出、且覆蓋周邊電路區(qū)域er2的抗蝕劑rm1。

接著，通過經(jīng)圖案化處理的抗蝕劑rm1，只向存儲器電路區(qū)域er1注入p型雜質(zhì)，以形成存儲器阱w1。進一步，向存儲器電路區(qū)域er1注入n型雜質(zhì)，在與之后形成的存儲器柵極g1a、g1b和側(cè)壁隔片27a(圖2)相對的基板表面形成溝道形成層(未示出)，然后將所述抗蝕劑rm1照原樣使用，利用氟酸等來去除存儲器電路區(qū)域er1的犧牲氧化膜30a(第一光掩膜加工工序)。

并且，第一光掩膜加工工序中，作為半導體基板s使用p型基板的情況下，可以省略通過向半導體基板s注入p型雜質(zhì)來形成存儲器阱w1的工序。

接著，在去除抗蝕劑rm1后，如與圖5b對應(yīng)部分使用相同符號的圖5c所示，在存儲器電路區(qū)域er1和周邊電路區(qū)域er2的整個表面，形成分別將層狀的下部柵絕緣膜23a、電荷存儲層ec及上部柵絕緣膜23b依次層疊的ono膜，然后在上部柵絕緣膜23b上形成將成為存儲器柵極g1a、g1b的存儲器柵極用導電層35。接著，利用熱氧化法或化學氣相沉積(chemicalvapordeposition；cvd)法等，在存儲器柵極用導電層35上形成由絕緣部件構(gòu)成的保護絕緣膜30b。

接著，使用專用于加工存儲器電路區(qū)域er1的第二光掩膜(未示出)，利用光刻技術(shù)和蝕刻技術(shù)對抗蝕劑實施圖案化處理，如與圖5c對應(yīng)部分使用相同符號的圖6a所示，只在存儲器柵構(gòu)造體4a、4b的形成預定位置形成抗蝕劑rm2，通過利用所述抗蝕劑rm2對存儲器柵極用導電層35實施圖案化處理，形成存儲器柵極g1a、g1b(第二光掩膜加工工序)。

接著，去除抗蝕劑rm2后，如與圖6a對應(yīng)部分使用相同符號的圖6b所示，將存儲器柵極g1a、g1b的形成位置以外露出的上部柵絕緣膜23b和電荷存儲層ec依次去除(去除on膜)，在被圖案化的存儲器柵極g1a、g1b的下部，形成同樣被圖案化的上部絕緣膜23b和電荷存儲層ec。由此，在存儲器電路區(qū)域er1形成下部柵絕緣膜23a、電荷存儲層ec、上部柵絕緣膜23b及存儲器柵極g1a(g1b)依次層疊的存儲器柵構(gòu)造體4a(4b)(存儲器柵構(gòu)造體形成工序)。

接著，如與圖6b對應(yīng)部分使用相同符號的圖6c所示，在存儲器電路區(qū)域er1和周邊電路區(qū)域er2的整個表面形成保護絕緣膜30c。順便說一下，在該實施方式中，對在整個表面形成一層保護絕緣膜30c的情況進行說明，但是，本發(fā)明并不限定于此，例如，還可以在整個表面形成依次層疊氧化膜系絕緣膜和氮化膜系絕緣膜的兩層保護絕緣膜。

接著，如與圖6c對應(yīng)部分使用相同符號的圖7a所示，通過對保護絕緣膜30c實施回蝕處理，形成覆蓋存儲器柵構(gòu)造體4a、4b周邊的側(cè)壁隔片27a(側(cè)壁隔片形成工序)。接著，使用專用于加工存儲器電路區(qū)域er1的第三光掩膜(未示出)，利用光刻技術(shù)和蝕刻技術(shù)對抗蝕劑實施圖案化處理，如與圖7a對應(yīng)部分使用相同符號的圖7b所示，形成覆蓋周邊電路區(qū)域er2的整個表面且使存儲器電路區(qū)域er1露出的抗蝕劑rm3。

接著，利用所述抗蝕劑rm3，向成為第一選擇柵構(gòu)造體5a、5b(圖2)的形成預定位置和第二選擇柵構(gòu)造體6a、6b(圖2)的形成預定位置的存儲器電路區(qū)域er1注入雜質(zhì)，在與之后形成的第一選擇柵極g2a、g2b和第二選擇柵極g3a、g3b相對的基板表面形成溝道形成層(未示出)(第三光掩膜加工工序)。

接著，去除抗蝕劑rm3，然后利用氟酸等來去除周邊電路區(qū)域er2的犧牲氧化膜30a，如與圖7b對應(yīng)部分使用相同符號的圖7c所示，通過熱氧化法等，在存儲器電路區(qū)域er1的第一選擇柵極g2a、g2b(圖1)和第二選擇柵極g3a、g3b(圖1)的形成預定位置形成柵絕緣膜25a、25b，且在周邊電路區(qū)域er2的邏輯柵極g5、g6(圖1)的形成預定位置也形成柵絕緣膜29a、29b。

接著，如與圖7c對應(yīng)部分附上相同符號的圖8所示，在存儲器電路區(qū)域er1和周邊電路區(qū)域er2的整個面形成導電層37，該導電層37通過后述的加工成為第一選擇柵極g2a、g2b、第二選擇柵極g3a、g3b和邏輯柵極g5、g6。

接著，使用專用于存儲器電路區(qū)域er1加工的第四光掩膜(未圖示)，利用光刻技術(shù)和蝕刻技術(shù)對抗蝕劑進行圖案化處理，并利用該抗蝕劑只對存儲器電路區(qū)域er1的導電層37進行加工。在此，圖9表示相對于圖1所示的完成時的半導體集成電路裝置1的平面布局，對通過第四光掩膜已形成圖案的抗蝕劑rm4a、rm4b進行重疊時的示意圖。

如圖9所示，抗蝕劑rm4a、rm4b為了用于存儲器電路區(qū)域er1的加工專用，抗蝕劑rm4a以覆蓋周邊電路區(qū)域er2整個表面的方式形成，另一方面，抗蝕劑rm4b在存儲器電路區(qū)域er1的柵接觸和阻斷區(qū)域er12、er13中以只覆蓋用以形成接觸器形成導電層10a、11a、10b、11b的形成預定區(qū)域的方式形成。

如此，抗蝕劑rm4a覆蓋周邊電路區(qū)域er2的整個表面，而且在存儲器電路區(qū)域er1的柵接觸和阻斷區(qū)域er12、er13，抗蝕劑rm4b覆蓋接觸器形成導電層10a、11a、10b、11b的形成預定區(qū)域，在此狀態(tài)下，對露出于存儲器電路區(qū)域er1的導電層37(圖8)進行回蝕處理。

由此，如與圖8對應(yīng)部分附上相同符號的圖10a所示，周邊電路區(qū)域er2中，被抗蝕劑rm4a覆蓋的導電層37按原樣殘留下來。另外，此時，在存儲器電路區(qū)域er1，由于露出的導電層37被回蝕，因此沿著存儲器柵構(gòu)造體4a、4b側(cè)壁的側(cè)壁隔片27a，可形成側(cè)壁形狀的環(huán)繞導電層ga、gb。

另外，圖11表示對于圖1所示的完成時的半導體集成電路裝置1中的存儲器電路區(qū)域er1的平面布局重疊沿著存儲器柵構(gòu)造體4a、4b周邊形成的環(huán)繞導電層ga、gb時的示意圖。采用該實施方式的情況下，如圖11所示，由于存儲器柵極g1a、g1b以直線狀形成，因此環(huán)繞導電層ga、gb與分別向一個方向延伸的存儲器柵極g1a、g1b的外圍形狀相匹配地形成為長圓形，以分別環(huán)繞對應(yīng)的存儲器柵極g1a、g1b周邊的方式可形成為環(huán)繞形狀。

并且，此時，通過形成于存儲器電路區(qū)域er1的抗蝕劑rm4b(圖9)，存儲器電路區(qū)域er1中存儲器柵極g1a(g1b)部分周邊的導電層37按照原樣殘留下來，如圖11所示，在存儲器電路區(qū)域er1的環(huán)繞導電層ga，gb上形成多個接觸器形成導電層10a、11a(10b、11b)。而且，由于這些接觸器形成導電層10a、11a(10b、11b)都具有相同的結(jié)構(gòu)，因此著眼于形成在圖9的b-b′部分的接觸器形成導電層11b進行下述說明。

此時，如表示圖9中b-b′部分的側(cè)剖面結(jié)構(gòu)的圖10b所示，接觸器形成導電層11b可具有下述結(jié)構(gòu)：形成在元件隔離層20上的基座部17a和升起到存儲器柵極g1b頂部的一部分的升起部17b被一體地成形，在基座部17a上形成有對應(yīng)于元件隔離層20表面形狀的平坦的接觸器設(shè)置面17c。

如此地，該工序中，對位于存儲器電路區(qū)域er1的導電層37進行加工，并且在存儲器電路區(qū)域er1，沿存儲器柵構(gòu)造體4a、4b側(cè)壁的側(cè)壁隔片27a形成有側(cè)壁狀的環(huán)繞導電層ga、gb，與此同時，多個接觸器形成導電層10a、11a、10b、11b也形成于環(huán)繞導電層ga、gb上。

接著，通過離子注入法等，向沒有被抗蝕劑rm4b覆蓋的存儲器電路區(qū)域er1注入低濃度的n型雜質(zhì)，并露出于外部的存儲器阱w1的表面上形成延伸區(qū)域eta，然后可去除抗蝕劑rm4a、rm4b。

接著，在本發(fā)明中使用光掩膜(未圖示)、利用光刻技術(shù)和蝕刻技術(shù)對抗蝕劑進行圖案化處理，并且通過該經(jīng)過處理的抗蝕劑對周邊電路區(qū)域er2的導電層37進行圖案化處理，從而在柵絕緣膜29a、29b上形成邏輯柵極g5、g6，此時，將用以形成邏輯柵極g5、g6的抗蝕劑照原樣利用，也可同時去除存儲器電路區(qū)域er1的環(huán)繞導電層ga、gb的一部分。

在此，圖12表示對于圖1所示的完成時的半導體集成電路裝置1的平面布局重疊通過該工序形成的抗蝕劑rr1a、rr1b時的示意圖。該實施方式的情況下，如圖12所示，在周邊電路區(qū)域er2中，在邏輯柵構(gòu)造體7a、7b的形成預定位置上可配置與之后要形成的該邏輯柵構(gòu)造體7a、7b的外圍形狀相匹配而形成的抗蝕劑rr1a。此時，雖然在存儲器電路區(qū)域er1中幾乎整個表面被抗蝕劑rr1b覆蓋，但是在選擇柵極阻斷部13、14、15、16的形成預定位置中，在抗蝕劑rr1b上形成有開口部h1、h2、h3、h4，這些開口部與之后被形成的該選擇柵極阻斷部13、14、15、16的外圍形狀相匹配。

周邊電路區(qū)域er2中，露出于外部的導電層37被去除，只留下被抗蝕劑rr1a所覆蓋的導電層37。由此，如與圖10a對應(yīng)部分用相同符號表示的圖13a所示，在周邊電路區(qū)域er2中可形成邏輯柵構(gòu)造體7a、7b，在該邏輯柵構(gòu)造體7a、7b中形成有與抗蝕劑r1a的外圍形狀相匹配的邏輯柵極g5、g6，且在柵絕緣膜29a、29b上層疊有邏輯柵極g5、g6。

此時，如表示圖12的c-c′部分的側(cè)剖面結(jié)構(gòu)的圖13b所示，在存儲器電路區(qū)域er1中，從抗蝕劑rr1b的開口部h3露出的環(huán)繞導電層gb被去除，在元件隔離層20上可形成與該抗蝕劑rr1ab的開口部h3的外圍形狀相匹配而環(huán)繞導電層gb被去除的選擇柵極阻斷部15。

如此地，存儲器電路區(qū)域er1中，在環(huán)繞導電層ga、gb的多個部位，通過去除該環(huán)繞導電層ga(gb)而環(huán)繞導電層ga(gb)被分斷，從而能夠形成與一個接觸器形成導電層10a(10b)連續(xù)設(shè)置的第一選擇柵極g2a(g2b)和與另一接觸器形成導電層11a(11b)連續(xù)設(shè)置的第二選擇柵極g3a(g3b)。另外，在存儲器電路區(qū)域er1，可形成柵絕緣膜25a上配置有第一選擇柵極g2a(g2b)的第一選擇柵構(gòu)造體5a(5b)和在柵絕緣膜25b上配置有第二選擇柵極g3a(g3b)的第二選擇柵構(gòu)造體6a(6b)。

而且，此時，在抗蝕劑rr1b的開口部h3，除了將除去的第二選擇柵極g3b以外，也露出側(cè)壁隔片27a和元件隔離層20。此時，也可以露出自抗蝕劑rr1a開口部h3的側(cè)壁隔片27a和元件隔離層20一部分被去除。由此，在露出自開口部h3的區(qū)域，由于側(cè)壁隔片27a被去除，因此在側(cè)壁隔片27a的頂部附近形成缺損部40，且元件隔離層20的一部分表面也被去除，從而在該元件隔離層20上形成凹進去的凹陷部30。

然后，例如通過如灰化等處理去除抗蝕劑rr1a、rr1b后，使用被圖案化為n型用或p型用的抗蝕劑，通過離子注入法等向周邊電路區(qū)域er2注入低濃度的n型雜質(zhì)或p型雜質(zhì)，如圖13a(在圖13a中，在該工序應(yīng)該被去除的抗蝕劑rr1a、rr1b按照原樣來表示)所示，在露出于外部的一個邏輯阱w2的基板表面上可形成n型延伸區(qū)域eta，在同樣露出于外部的另一邏輯阱w3的基板表面可形成p型延伸區(qū)域etb。

最后，去除所述抗蝕劑后，通過依次進行形成側(cè)壁sw的工序和其他的如通過離子注入法等向所需的位置注入高濃度的n型雜質(zhì)或p型雜質(zhì)來形成源區(qū)域d1、d3和漏區(qū)域d2的工序、形成硅化物sc的工序、形成絕緣層21和接觸器c1、c2、c3、…等的工序等，可以制造具有如圖1、圖2、圖3及圖4所示的結(jié)構(gòu)的半導體集成電路裝置1。

(3)作用和效果

如上所述的半導體集成電路裝置1的制造方法，在形成有被側(cè)壁隔片27a覆蓋的存儲器柵構(gòu)造體4a、4b的存儲器電路區(qū)域er1(圖7a)和周邊電路區(qū)域er2依次層疊層狀的柵絕緣膜25a、25b、25c、29a、29b和導電層37后(圖8)，并按照原樣殘留周邊電路區(qū)域er2的導電層37和存儲器電路區(qū)域er1中存儲器柵構(gòu)造體4a、4b的一部分周邊的導電層37，同時對存儲器電路區(qū)域er1的導電層37進行回蝕處理。

由此，在半導體集成電路裝置1的制造方法中，能夠形成沿側(cè)壁隔片27a的周邊環(huán)繞存儲器柵構(gòu)造體4a、4b的側(cè)壁狀環(huán)繞導電層ga、gb、以及以覆蓋存儲器柵構(gòu)造體4a、4b的一部分周邊的方式殘留的多個接觸器形成導電層10a、11b、10b、11b(圖9～圖11)。

并且，在該半導體集成電路裝置1的制造方法中，通過使用被光掩膜圖案化處理的抗蝕劑rr1a對周邊電路區(qū)域er2的導電層37進行圖案化處理，從而在柵絕緣膜29a、29b上形成邏輯柵極g5、g6，照原樣利用在形成該邏輯柵極g5、g6時所使用的抗蝕劑rr1a、rr1b，由此也去除存儲器電路區(qū)域er1中環(huán)繞導電層ga、gb的一部分，從而分斷環(huán)繞導電層ga、gb。

由此，在半導體集成電路裝置1的制造方法中，能夠形成在一個接觸器形成導電層10a(10b)上連續(xù)設(shè)置的第一選擇柵極g2a(g2b)、和與該第一選擇柵極g2a(g2b)呈電隔離且與另一接觸器形成導電層11a(11b)連續(xù)設(shè)置的第二選擇柵極g3a(g3b)(圖12、圖13)。

另外，這樣在半導體集成電路裝置1中，在周邊電路區(qū)域er2能夠設(shè)置由與第一選擇柵極g2a(g2b)和第二選擇柵極g3a(g3b)相同的導電層形成的邏輯柵極g5、g6，另外，在存儲器電路區(qū)域er1能夠設(shè)置配置在環(huán)繞存儲器柵極g1a(g1b)的相同假想環(huán)繞線上且通過多個選擇柵極阻斷部13、14(15、16)被電隔離的側(cè)壁狀的第一選擇柵極g2a(g2b)和第二選擇柵極g3a(g3b)。

于是，在本發(fā)明中，在用以形成周邊電路區(qū)域er2的邏輯柵極g5、g6的光掩膜工序時，能夠同時使存儲器電路區(qū)域er1的環(huán)繞導電層ga、gb分斷，從而能夠形成被電隔離的第一選擇柵極g2a、g2b和第二選擇柵極g3a、g3b，因此無需在現(xiàn)有的只加工存儲器電路區(qū)域的專用光掩膜工序上，還額外增加僅用于加工存儲器電路區(qū)域er1的專用光掩膜工序，能夠形成獨立控制的第一選擇柵極g2a、g2b和第二選擇柵極g3a、g3b，相應(yīng)地能夠降低制造成本。

另外，在該半導體集成電路裝置1的制造方法中，如果著眼于采用專用于存儲器電路區(qū)域er1加工的光掩膜對抗蝕劑進行圖案化處理的專用光掩膜工序，則共歸于4個工序：(ⅰ)第一光掩膜加工工序(圖5b)，向成為存儲器柵構(gòu)造體4a、4b的形成預定位置的基板表面注入雜質(zhì)，從而形成溝道形成層，并去除存儲器電路區(qū)域er1的犧牲氧化膜30a；(ⅱ)第二光掩膜加工工序(圖6a)，對存儲器柵極用導電層35進行圖案化處理，從而形成存儲器柵極g1a、g1b；(ⅲ)第三光掩膜加工工序(圖7b)，向第一選擇柵極g2a、g2b和第二選擇柵極g3a、g3b的形成預定位置注入雜質(zhì)，從而形成溝道形成層；(ⅳ)第四光掩膜加工工序，在存儲器電路區(qū)域er1上形成環(huán)繞導電層ga、gb和接觸器形成導電層10a、11a、10b、11b(接觸器形成用光掩膜加工工序(圖10a和圖10b))。

于是，在半導體集成電路裝置1的制造方法中，相對于通常的周邊電路的制造工序，只增加四張光掩膜量的制造工序，能夠組裝存儲器單元3a、3b、3c、3d、3e、3f，所述存儲器單元可以獨立地控制以夾著存儲器柵極g1a、g1b的方式配置的第一選擇柵極g2a、g2b和第二選擇柵極g3a、g3b，從而可以降低成本。

(4)省略了第三光掩膜加工工序的另一實施方式的制造方法

在上述的實施方式中，如果著眼于采用專用于存儲器電路區(qū)域er1加工的光掩膜對抗蝕劑進行圖案化處理的專用光掩膜工序，則共進行四個工序，即第一光掩膜加工工序、第二光掩膜加工工序、第三光掩膜加工工序和用以接觸器形成導電層的第四光掩膜加工工序，但本發(fā)明并不限定于此，也可以采用不進行第三光掩膜加工工序的注入雜質(zhì)工序，而共進行3個工序，即第一光掩膜加工工序、第二光掩膜加工工序和接觸器形成用光掩膜加工工序(相當于上述第四光掩膜加工工序)。

即，即使不實施第三光掩膜加工工序的雜質(zhì)注入也在最終形成的第一選擇柵構(gòu)造體5a、5b和第二選擇柵構(gòu)造體6a、6b的閾值電壓(vth)達到期望的值時，么無需進行第三光掩膜加工工序，可以省略所述第三光掩膜加工工序。

實際上，省略了這種第三光掩膜加工工序的制造方法中，如圖7a所示，在形成覆蓋存儲器柵構(gòu)造體4a、4b(圖6b)周邊的側(cè)壁隔片27a(側(cè)壁隔片形成工序)后，利用氫氟酸等去除周邊電路區(qū)域er2的犧牲氧化膜30a，如圖7c所示，通過熱氧化法等，在存儲器電路區(qū)域er1的第一選擇柵極g2a、g2b(圖1)和第二選擇柵極g3a、g3b(圖1)的形成預定位置上形成柵絕緣膜25a、25b，且在周邊電路區(qū)域er2的邏輯柵極g5、g6(圖1)的形成預定位置上也形成柵絕緣膜29a、29b。然后，與上述實施方式的制造方法一樣，經(jīng)過圖8～圖12所示的制造工序，可制造出圖1所示的半導體集成電路裝置1。

省略了第三光掩膜加工工序的該實施方式中，相對于通常的周邊電路的制造工序，僅增加三張光掩膜量的制造工序，能夠組裝存儲器單元3a、3b、3c、3d、3e、3f，所述存儲器單元中，第一選擇柵極g2a、g2b和第二選擇柵極g3a、g3b以夾著存儲器柵極g1a、g1b的方式配置，且可以獨立地控制第一選擇柵極g2a、g2b和第二選擇柵極g3a、g3b。因此，在省略了第三光掩膜加工工序的制造方法中，與上述的實施方式的制造方法相比能夠減少光掩膜，相應(yīng)地可以降低成本。

(5)其他實施方式

另外，本發(fā)明并不限定于本實施方式，在本發(fā)明的主要內(nèi)容范圍內(nèi)可進行各種變形，例如，存儲器單元3a、3b、3c、3d、3e、3f的數(shù)量、周邊電路18、19的數(shù)量、接觸器形成導電層10a、11a、10b、11b的數(shù)量、選擇柵極阻斷部13、14、15、16的數(shù)量等可以采用各種數(shù)量，另外，存儲器阱w1和邏輯阱w2、w3的導電型也可以是n型或p型的任何一種。

另外，在上述的實施方式中，例如第1列的接觸器形成導電層10a、11a和選擇柵極阻斷部13、14只要是能夠使與一個接觸器形成導電層10a連續(xù)設(shè)置的第一選擇柵極g2a和與另一接觸器形成導電層11a連續(xù)設(shè)置的第二選擇柵極g3a電隔離、第一選擇柵極g2a和第二選擇柵極g3a能夠被獨立控制，也可以形成在各種位置上。

例如，也可以在四邊形的環(huán)繞傳導層ga的各個角部的4個部位形成選擇柵極阻斷部13、14、15、16，此時，第一選擇柵極g2a的末端和第二選擇柵極g3a的末端不在同一直線上配置，可具有隔開預定距離以直角配置的結(jié)構(gòu)。

另外，例如，圖1所示的半導體集成電路裝置1的存儲器電路區(qū)域er1中，對在一柵接觸和阻斷區(qū)域er12各設(shè)置一個接觸器形成導電層10a和選擇柵極阻斷部13，在另一柵接觸和阻斷區(qū)域er13中也各設(shè)置一個接觸器形成導電層11a和選擇柵極阻斷部14的情況進行了說明，但是，本發(fā)明并不限定于此，還可以在一柵接觸和阻斷區(qū)域er12設(shè)置兩個接觸器形成導電層10a、11a，在所述兩個接觸器形成導電層10a、11a之間配置一個選擇柵極阻斷部13，并且在另一柵接觸和阻斷區(qū)域er13設(shè)置一個選擇柵極阻斷部14。

即使此時，也可使與一接觸器形成導電層10a連續(xù)設(shè)置的第一選擇柵極g2a和與另一接觸器形成導電層11a連續(xù)設(shè)置的第二選擇柵極g3a電隔離，可獨立地控制第一選擇柵極g2a和第二選擇柵極g3a。

即，本發(fā)明的半導體集成電路裝置的制造方法中，即使設(shè)置兩個以上的接觸器形成導電層10a、11a、…時，只要在與各所述接觸器形成導電層10a、11a、…連續(xù)設(shè)置的選擇柵極彼此電隔離的位置形成選擇柵極阻斷部13、14、…即可。

順便說一下，作為上述實施方式的周邊電路18、19，除了適用形成在與存儲器單元3a、3b、3c、3d、3e、3f相同區(qū)域的讀出放大器、列譯碼器、行譯碼器等其他各種周邊電路(直接周邊電路)之外，還可以適用形成在與存儲器單元3a、3b、3c、3d、3e、3f不同區(qū)域的cpu、asic、輸入輸出電路等其他各種周邊電路。

附圖標記的說明

1：半導體集成電路裝置

3a、3b、3c、3d、3e、3f：存儲器單元

4a、4b：存儲器柵構(gòu)造體

5a、5b：第一選擇柵構(gòu)造體

6a、6b：第二選擇柵構(gòu)造體

g1a、g1b：存儲器柵極

g2a、g2b：第一選擇柵極

g3a、g3b：第二選擇柵極

ec：電荷存儲層

23a：下部柵絕緣膜

23b：上部柵絕緣膜

rr1a、rr1b：抗蝕劑