半導體元件及其制作方法與流程

文檔序號：11956119閱讀：370來源：國知局

本發(fā)明涉及一種半導體元件以及該半導體元件的制作方法。

背景技術：

半導體元件廣泛用于電子裝置中，而半導體元件其中的一種為場效應晶體管(field effect transistor，以下簡稱為FET)，FET為一種利用電場控制半導體材料中由某一種導電型態(tài)的電荷載子形成的通道的形狀的元件。在現有的技術中已有多種類型的FET，其中一種即為鰭式場效應晶體管(以下簡稱為FinFET)。FinFET最先用以定義根據早期DELTA(單柵極)晶體管設計，而制作于硅覆絕緣(silicon-on-insulator，SOI)基底上的非平面(nonplanar)雙柵極(double-gate)晶體管。FinFET顯著的特征在于其具有導電性質的通道區(qū)域是包裹在一層薄薄的硅鰭片(fin)內，且該鰭片是作為元件的基體，而此鰭片的厚度(由源極向漏極的方向量測得出)決定了該元件的有效通道長度。包覆鰭片的柵極結構對通道區(qū)域可提供更好的電性控制，且有助于降低漏電流與克服短通道效應(短溝道效應，short-channel effect)。近年來，FinFET的定義較不限于上述，而更廣泛地用來描述任何具有鰭片結構、且不限制柵極數量的多柵極(multigate)晶體管構件。

技術實現要素：

根據本發(fā)明所要求保護的范圍，提供一種半導體元件的制作方法。該制作方法首先提供基底，隨后移除部分該基底，以形成一對或多對溝槽與形成于溝槽之間的鰭片。接下來，對各所述鰭片進一步進行以下步驟：于該鰭片上形成基本上平坦的頂面，隨后形成該鰭片的頂部(top portion)、銜接部(transition portion)與底部(bottom portion)。該頂部具有第一寬度，且由下而上大致維持該第一寬度。該銜接部包含有第一斜面(taper)，用以銜接該頂部與該底部。該銜接部與該頂部之間包含有第一接面(interface)，且該第一接面包含該第一寬度，該銜接部與該底部之間包含有第二接面，且該第二接面具有較大的第二寬度。另外，該第一斜面由第一角度定義，且該第一角度介于10°與85°之間。

本發(fā)明所提供的實施方案進一步包含下述特征。該頂部可基本上包含四邊形形狀。該底部具有第二斜面，該第二斜面由第二角度定義，且該第二角度大于該第一角度。該第二角度可為70°至88°。該頂部的高度可為10納米(nanometer，以下簡稱為nm)至40nm。該頂部與該銜接部的高度和可為40nm至52nm。該底部的高度為110nm至140nm。該頂部的該第一寬度為15nm或更小。

根據本發(fā)明的實施方案所提供的制作方法，進一步包含于溝槽蝕刻步驟中利用不同的蝕刻化學方法于該頂部形成直線輪廓(straight profile)以及于該底部形成傾斜輪廓(tapered profile)、于該溝槽的空隙內形成填滿該溝槽的填充材料、進行濕蝕刻以移除部分該填充料直至該底部、以及利用等向性蝕刻形成該銜接部。鰭片的頂部、銜接部與底部的形成步驟可包含溝槽蝕刻、溝槽填充、移除部分填充物的濕蝕刻、形成頂部的干蝕刻、暴露出銜接部的濕蝕刻、以及形成銜接部的等向性蝕刻。

根據本發(fā)明所要求保護的范圍，另提供一種半導體元件，其包含形成于基底上的FinFET，該FinFET包含至少一個鰭片，該鰭片包含頂部、銜接部與底部。該頂部包含有第一寬度，且由下而上維持該第一寬度。該銜接部包含有銜接該頂部與該底部的第一斜面。該銜接部與該頂部具有第一接面，且該第一接面包含該第一寬度，該銜接部與該底部具有第二接面，且該第二接面包含較大的第二寬度。該第一斜面由第一角度定義，且該第一角度介于10°與85°之間。

根據本發(fā)明的實施方案所提供的半導體元件，該頂部基本上包含四邊形形狀。該底部包含第二斜面，該第二斜面由第二角度定義出來，且該第二角度大于該第一角度。該第二角度可為70°至88°。該頂部的高度可為10nm至40nm。該頂部與該銜接部包含高度和，且該高度和可為40nm至52nm。該頂部的該第一寬度可為15nm或更小。該底部的高度可為110nm至140nm。另外，本發(fā)明的實施方案所提供的FinFET可包含頂部高度介于該頂部、該銜接部與該底部的高度和的三分之一與二分之一之間的鰭片。

附圖說明

圖1為包含有兩個鰭片的FinFET元件的示意圖，且該兩個鰭片包含有三種各異的輪廓區(qū)域。

圖2A～圖2G為圖1所示FinFET的制作方法的優(yōu)選實施方案的示意圖。

圖3A～圖3I為圖1所示FinFET的制作方法的另一優(yōu)選實施方案的示意圖。

具體實施方式

本優(yōu)選實施方案提供一種半導體元件的制作方法，在本優(yōu)選實施方案中所指稱的FinFET元件是指多柵極晶體管或鰭式多柵極晶體管。本優(yōu)選實施方案所提供的FinFET元件可包含p型金屬氧化物半導體(metal oxide semiconductor)FinFET元件或n型金屬氧化物半導體FinFET元件。本優(yōu)選實施方案所提供的FinFET元件可包含雙柵極(dual-gate)元件、三柵極(tri-gate)元件、和/或其他元件結構。重要的是，本優(yōu)選實施方案所提供的FinFET元件可包含柵極與多個鰭片，且各所述鰭片包含三種各異的輪廓區(qū)域，即柵極下方的頂部、頂部下方的底部、以及頂部與底部之間的銜接部。

該頂部基本上包含四邊形形狀，其包含兩側壁與頂面。在本發(fā)明的實施方案中，所述側壁可為40nm或更高。在本發(fā)明的實施方案中，因短通道效應的考量，該頂部的寬度不大于15nm。該鰭片大致維持該四邊形形狀。該頂部被柵極介電材料覆蓋，因此，當柵極開啟時，導通電流將會沿鰭片的兩側壁與頂面形成。在本發(fā)明的其他實施方案中，可通過清洗或氧化制程，使該頂部包含圓角化(corner-rounded)四邊形形狀。在本發(fā)明的其他實施方案中，由于制程容忍度的關系，該頂部的寬度可具有10％的差異。

在本發(fā)明的實施方案中，該底部具有斜面輪廓，其建構于硅基底上，且被絕緣材料環(huán)繞。在本發(fā)明的實施方案中，該斜面輪廓具有角度，且該角度為70°至88°。該底部可包含高度，且該高度介于110nm與140nm之間。該底部可包含任何所期望的形狀與摻雜質，使得在柵極未開啟時能有效地降低漏電流。

該銜接部可作為頂部與底部之間的頸部。該銜接部包含有傾斜側壁，用以連接該頂部的所述側壁與該底部的側壁，且該傾斜側壁包含有角度，該角度舉例來說可以是10°至85°。隨后將如圖1所示，詳述本發(fā)明所提供FinFET的實施方案。

根據本優(yōu)選實施方案所提供的半導體元件的制作方法，首先是在基底上進行溝槽蝕刻步驟，該溝槽蝕刻步驟利用硬遮罩層作為蝕刻遮罩，而于硅基底上形成多個由頂部與底部堆迭而成的柱狀結構。接下來，進行淺溝槽隔離(shallow trench isolation，以下簡稱為STI)空隙填補制程，利用絕緣材料填滿所述柱狀結構之間的空間。隨后，進行STI化學機械拋光(chemical mechanical polishing，以下簡稱為CMP)制程。在STI CMP制程之后，進行凹槽制作制程(例如濕蝕刻方法和/或干蝕刻方法)，用以蝕刻柱狀結構之間的絕緣材料，并大致上蝕刻至STI區(qū)域的預定水平高度。接下來可利用濕蝕刻方法以及氮化硅(silicon nitride，以下簡稱為SiN)移除方法，于頂部與底部之間形成銜接部。上述方法包含等向性蝕刻，用以產生柱狀結構的硅損失，并形成該銜接部。接下來，于頂部、柱狀結構之間絕緣材料的表面、以及銜接部的側壁上形成包含高介電常數(high constant，以下簡稱為高K)材料的柵極介電材料。最后，于該柵極介電材料表面形成金屬柵極。隨后將如圖2A～圖2G所示，詳述本優(yōu)選實施方案所提供的半導體元件的制作方法。

在本發(fā)明的另一個實施方案中，用以蝕刻柱狀結構之間的絕緣材料，并大致上蝕刻至STI區(qū)域的預定水平高度的濕蝕刻和/或干蝕刻方法可視為第一蝕刻制程，而在第一蝕刻制程之后，進一步進行非等向性蝕刻制程，用以于底部與頂部之間創(chuàng)造階梯形銜接部。隨后，進行第二蝕刻制程(包含例如濕蝕刻和/或干蝕刻)，可進一步蝕刻柱狀結構之間的絕緣材料，而暴露出該階梯形銜接部。隨后，可利用濕式清潔制程和SiN移除制程，于該頂部與該底部之間形成具有斜面的銜接部。須注意的是，上述移除制程包含等向性蝕刻，用以產生硅損失而形成該銜接部。之后，如前所述形成柵極介電層與金屬柵極。隨后將如圖3A～圖3I所示，詳述本優(yōu)選實施方案所提供的半導體元件的制作方法。

圖1為本優(yōu)選實施方案所提供的半導體元件的示意圖。本優(yōu)選實施方案提供半導體元件100，其可以是集成電路(integrated circuit，IC)內的元件，例如微處理器或記憶體元件。半導體元件100包含設置于基底111上的FinFET型晶體管。FinFET型晶體管可包含鰭片，且該鰭片包含有三種各異的輪廓區(qū)域，即頂部104、銜接部106、與底部108。

基底111可以是硅基底。或者，基底111可包含其他元素半導體(elementary semiconductor)，例如鍺(germanium)。基底111也可包含復合半導體(化合物半導體，compound semiconductor)，如碳化硅(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenic)、和/或銻化銦(indium antimonide)?；?11還可包含合金半導體(alloy semiconductor)，如硅鍺合金半導體(SiGe)、鎵砷磷合金半導體(GaAsP)、鋁銦砷合金半導體(AlInAs)、鋁鎵砷合金半導體(AlGaAs)、鎵銦砷合金半導體(GaInAs)、鎵銦磷合金半導體(GaInP)和/或鎵銦砷磷合金半導體(GaInAsP)的合金半導體。基底111還可包含上述材料的組合。在本發(fā)明的實施方案中，基底111可為絕緣層上半導體(semiconductor on insulator，SOI)基底。

頂部104包含有源極/漏極區(qū)域(圖中未示出)，源極/漏極區(qū)域為場效應晶體管元件的源極或漏極形成之處，其可形成于頂部104之內、之上、或環(huán)繞頂部104。頂部104由柵極結構(包含柵極介電層102與柵極電極層101)覆蓋。

頂部104可包含其內可形成一個或多個晶體管元件的主動區(qū)域。頂部104可包含硅或其他元素半導體，例如鍺。頂部104也可包含復合半導體，如碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、和/或銻化銦。頂部104還可包含合金半導體，如SiG、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半導體。頂部104還可包含上述材料的組合。頂部可通過任何合適的制程，包含微影(光刻)與蝕刻制程等，如圖2A至圖3I所示的制程形成。微影制程可包含于基底(例如半導體層或合金層)上形成光阻層(阻擋層)、利用圖案對該阻擋層進行曝光步驟、進行曝光后烘烤(post-exposure bake)制程、以及阻擋層顯影步驟等，用以形成包含該阻擋層的遮罩結構。該遮罩結構可在用以于硅層內形成凹槽的蝕刻制程中保護基底上的其他區(qū)域，并獲得突出于基底的鰭片。上述凹槽可利用反應離子蝕刻(reactive ion etch，RIE)方法和/或其他合適的制程形成。另外，還有其他制程可用以于基底111上形成鰭片(包含頂部104)，在此不再加以贅述。

在本發(fā)明的一個實施方案中，頂部104的寬度大約小于15nm，且高度大約介于10nm與40nm之間。然而，本領域技術人員應知道在其他的實施型態(tài)中，頂部104的尺寸并不限于此。頂部104的高度H1，是由量測各頂部104的頂部表面與銜接部106起點之間的距離而得。頂部104與銜接部106的高度和H2則通過量測頂部104的頂部表面與用來標示銜接部106終點/ 底部108起點的突出部分之間的距離而得。頂部104可包含有n型或p型的摻雜質。在本發(fā)明的實施方案中，頂部104的特征在于其基本上包含四邊形形狀。而在本發(fā)明的一個實施方案中，由其剖面圖可知道頂部104包含兩側壁與頂面，側壁的高度可以是40nm或更高。在本發(fā)明的實施方案中，頂部104的高度大約可為25nm。在本發(fā)明的實施方案中，由于短通道效應的考量，頂部104的寬度不大于15nm，以改善靜電控制(electrostatic control)。另外，頂部104由下而上大致上皆保持四邊形形狀。如圖1所示，頂部104的特征為包含角度θ₂，角度θ₂由頂部104的側壁與頂部104的底面，即水平面，所定義出來，且角度θ₂大約是90°。

頂部104被柵極結構覆蓋，而當柵極開啟時，頂部104的側壁與頂部表面形成導通電流。值得注意的是，電流方向可以是入射或出射圖1的紙面。柵極結構可包含柵極介電層102、柵極電極層101、和/或其他膜層。在本發(fā)明的實施方案中，柵極電極包含至少一個金屬層。

根據本發(fā)明的一個實施方案，柵極結構的柵極介電層102可包含二氧化硅(silicon dioxide，以下簡稱為SiO₂)，且二氧化硅可通過任何合適的氧化和/或沉積方法形成。在本發(fā)明的實施方案中，柵極介電層102可包含介質層(interfacial layer)，例如形成于頂部104上的SiO₂層，且在該介質層上形成高-k介電層(如氧化鉿(hafnium oxide，HfO₂))?；蛘?，高-k介電層可選擇性地包含其他高-k介電材料，如二氧化鈦(TiO₂)、氧化鉿鋯(HfZrO)、三氧化二鉭(Ta₂O₃)、硅酸鉿(HfSiO₄)、二氧化鋯(ZrO₂)、硅酸鋯(ZrSiO₂)、上述材料的組合，或其他適合的材料。高-k介電層可通過原子層沉積(atomic layer deposition，以下簡稱為ALD)和/或其他合適的方法形成。介質層可包含介電材料，例如SiO₂層或氮氧化硅(silicon oxynitride，SiON)層。介質層可通過化學氧化(chemical oxidation)、熱氧化(thermal oxidation)、ALD、化學氣相沉積(chemical vapor deposition，以下簡稱為CVD)和/或其他合適的方法形成。

在本發(fā)明的其他實施方案中，柵極結構可包含至少一個金屬層，用以形成柵極電極層101。柵極電極層101可包含阻擋層(barrier layer)、功函數層(work function layer)、填充金屬層(fill metal layer)和/或其他適用于金屬柵極結構的材料。在本發(fā)明的其他實施方案中，金屬柵極結構可進一步包含覆蓋層(cap layer)、蝕刻停止層(etch stop layer)、和/或其他適合的材料。

柵極結構可包含p型功函數金屬，而p型功函數金屬舉例來說可包含氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、二硅化鋯(ZrSi₂)、二硅化鉬(MoSi₂)、二硅化鉭(TaSi₂)、二硅化鎳(NiSi₂)、其他適合的p型功函數材料，或上述材料的組合。柵極結構還可包含n型功函數金屬，而n型功函數金屬舉例來說可包含鈦(Ti)、銀(Ag)、鋁化鉭(TaAl)、碳化鋁鉭(TaAlC)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化鉭硅(TaSiN)、錳(Mn)、鋯(Zr)、其他適合的n型功函數材料，或上述材料的組合。由于功函數值與功函數層的材料組合相關，因此可通過功函數層的材料選擇調整功函數值，使各區(qū)域內的半導體元件皆能達到所期望獲得的臨界電壓(閾值電壓，threshold voltage，Vt)。功函數層可通過CVD、ALD、物理氣相沉積(physical vapor deposition，以下簡稱為PVD)和/或其他合適的制程形成。

填充金屬層可包含導電金屬，例如鋁(Al)、鎢(W)或銅(Cu)，和/或其他適合的材料。填充金屬層可通過CVD、PVD、電鍍(plating)、和/或其他適合的制程形成。此外，填充金屬層可形成于功函數金屬層上。

絕緣區(qū)域110(即STI區(qū)域110)可由氧化硅、氮化硅、氮氧化硅、和/或氟硅玻璃(fluoride-doped glass，FSG)形成。且絕緣區(qū)域110可通過諸多現有的制程于基底111中蝕刻出溝槽，并通過絕緣材料填滿所述溝槽，隨后利用平坦化制程如CMP平坦化絕緣材料表面來形成。然而，本優(yōu)選實施方案亦不限采用其他的制程方法形成絕緣區(qū)域110。此外，絕緣區(qū)域110可包含多層(multi-layer)結構，例如，其可包含一層或多層襯墊層(line layer)。

如圖1所示，底部108的剖面具有斜面輪廓，其建構在硅基底111上，且被絕緣區(qū)域110包圍。底部108的特征為包含角度θ₁，角度θ₁由底部108的側壁與基底111，即水平面，定義出來。在本發(fā)明的實施方案中，角度θ₁大約為70°至88°。底部108可包含高度S，且高度S介于110nm與140nm之間。在本發(fā)明的一個實施方案中，高度S可以例如是125nm。底部108可包含任何所期望的形狀與摻雜質，使得在柵極未開啟時能有效地降低漏電流。

半導體元件100可包含其他的膜層或組成元件，而所述膜層或組成元件例如源極/漏極區(qū)域、內層介電層(層間介電層，interlayer dielectric，ILD)、接觸插塞、內連線結構(interconnections)和/或其他合適的組成元件等并未在此贅述。

根據本發(fā)明所提供的實施方案，銜接部106提供銜接底部108與頂部104 的斜面輪廓，且該斜面輪廓的特征為包含角度θ₃，其由銜接部106與底部108的連接處的側壁與水平面定義出來。在本發(fā)明的實施方案中，角度θ₃介于10°與85°之間。在本發(fā)明的一個實施方案中，角度θ₃可以大約是78°。在本發(fā)明的實施方案中，銜接部106與頂部104的高度和H₂為40nm至52nm。在本發(fā)明的實施方案中，高度和H₂可例如約為44nm。此外，頂部104的高度介于頂部104、銜接部106與底部108的高度和的三分之一與二分之一之間。銜接部106與頂部104具有第一接面，且第一接面包含第一寬度，銜接部106與底部108具有第二接面，且該第二接面包含大于該第一寬度的第二寬度。

上述三個部分，即頂部104、銜接部106與底部108，定義了本優(yōu)選實施方案所提供的FinFET元件的鰭片結構，而該FinFET元件可包含超過兩個的鰭片結構。舉例來說，本發(fā)明所提供的FinFET元件可包含三個或更多個的鰭片結構。

本發(fā)明所提供的包含銜接部的FinFET型晶體管元件具有更佳的表現。與已知技術中鰭片寬度為14nm且不具有銜接部的FinFET型晶體管元件相較，前述的結構，例如寬度為10nm且具有四邊形形狀，以及包含有銜接部106等特征可增加20％～30％的驅動電流(driving current)，且具有更平均的傳導電流密度(conducting current density)。

本發(fā)明所提供的FinFET型晶體管元件還可提供優(yōu)選的次臨界斜率(次閾值斜率，sub-threshold slope)。詳細地說，本發(fā)明所提供的鰭片結構與空乏摻雜可在柵極開啟時于臨界位準(閾值電平，threshold level)下提供較陡峭的斜率，而此陡峭的斜率在FinFET元件未開啟時可降低漏電流。與已知技術中僅具頂部與底部兩部分，且此兩部分皆具有斜面輪廓的鰭片結構相較，本發(fā)明所提供的具有三部分(即具有四邊形形狀的頂部、底部、與其間的銜接部)的鰭片結構，可有效地減輕次臨界斜率上的短通道效應。綜上所述，與已知技術中僅具兩部分，因此在頂部與底部都具有較為傾斜的斜面輪廓的鰭片結構相較，本發(fā)明所提供的三部分鰭片結構，其大致上為四邊形形狀的頂部展現優(yōu)良的靜電表現。本發(fā)明所提供的半導體元件更享有因減輕了短通道效應而降低了次臨界擺幅(次閾值擺幅，subthreshold swing)與漏極引致的勢壘下降(drain induced barrier lowering，DIBL)等問題，以及增加了輸出電導(output conductance)等改良結果。此外，上述改良結果更包含增加了通態(tài)電流 (on-state current)，以及獲得更為均勻的傳導電流密度。

請參閱圖2A～2G，其為圖1所示FinFET的制作方法的一個優(yōu)選實施方案的示意圖。根據本優(yōu)選實施方案，具有四邊形輪廓的頂部104與具有斜面輪廓的底部108可形成于硅晶片基底111上。頂部104首先可通過如圖2A所示的由襯墊氧化層與SiN組合而成的硬遮罩層204定義出來。此外，在本發(fā)明的實施方案中，該步驟可通過STI溝槽蝕刻完成。該步驟定義為步驟200A，而步驟200A包含深溝槽反應離子蝕刻(deep trench reactive ion etch，以下簡稱為DRIE)制程，其可利用多種不同的蝕刻化學方法來進行，舉例來說，DIRE制程可利用至少包含三氟化氮(nitrogen trifluoride，NF₃)、六氟化硫(sulfur hexafluoride，SF₆)以及四氟化碳(carbon tetrafluoride，CF₄)其中之一的含氟氣體(fluorine-containing gas)，和/或至少包含四氟化碳(CF₄)、六氟乙烷(hexafluoroethane，C₂F₆)和八氟環(huán)丁烷(octafluorocyclobutane，C₄F₈)其中之一的含氟碳氣體(fluorocarbon-containing gas)，和/或至少包含二氟甲烷(difluoromethane，CH₂F₂)、四氟化碳(CF₄)和三氟甲烷(trifluoromethane，CHF₃)其中之一的含氫氟碳氣體(hydrofluorocarbon-containing gas)，和/或至少包含氯氣(chlorine，Cl₂氣體)、四氯化硅(tetrachlorosilane，SiCl₄)、溴化氫(hydrogen bromide，HBr)其中之一的含鹵素氣體(halogen-containing gas)，和/或至少包含二氧化硫(sulfur dioxide，SO₂)、氧氣(oxygen，O₂氣體)、氮氣(nitrogen，N₂氣體)、氫氣(hydrogen，H₂氣體)、和氦氣(helium，He氣體)其中之一的其他氣體。如圖2A所示，DRIE制程是在硬遮罩層204下形成至少一個向下延伸進入基底111，且深度為L的溝槽。在本優(yōu)選實施方案中，深度L一般而言大于40nm。舉例來說，深度L可介于150nm與200nm之間。在本發(fā)明的實施方案所提供的結構中，頂部140包含四邊形輪廓，且其寬度小于15nm。在本發(fā)明的實施方案所提供的結構中，蝕刻而得的底部108可具有斜面，因此底部108具有較寬的基座。在上述實施方案所提供的結構中，斜面具有傾斜角度，且此傾斜角度介于70°與88°之間。

請參閱圖2B，圖2B繪示步驟200B。步驟200B包含STI空隙填充制程，用以利用絕緣材料如二氧化硅填滿溝槽區(qū)域，而二氧化硅可利用合適的氧化和/或沉積方法形成。舉例來說，上述制程可包含CVD制程。而此CVD制程可包含等離子體增強化學氣相沉積(plasma-enhanced CVD，PECVD)制程、遠距等離子體增強化學氣相沉積(remote plasma-enhanced CVD， RPECVD)制程、或原子層化學氣相沉積(atomic layer CVD，ALCVD)制程等。另外，CVD制程可以是低壓化學氣相沉積(low-pressure CVD，LPCVD)制程或超高真空化學氣相沉積(ultra vacuum CVD，UVCVD)制程其中之一。在本發(fā)明所提供的實施方案中，CVD制程還可包含流動式化學氣相沉積(flowable CVD，FCVD)制程，用以利用原位蒸氣成長氧化物(in-situ steam generated oxide，以下簡稱為ISSG氧化物)與ALD氧化物形成上述氧化物材料。

請參閱圖2C，圖2C繪示步驟200C。步驟200C包含STI CMP制程，用以平坦化被填滿的溝槽表面，使得用以充填溝槽的氧化物與硬遮罩層204的頂部表面對齊。CMP制程為化學蝕刻與游離顆粒(free abrasive)研磨的復合制程，其可用以形成平坦且光滑的表面。在本發(fā)明所提供的實施方案中，STI CMP制程可在第一蒸氣退火(steam anneal)制程之后進行，并且在STI CMP制程之后，可進行第二蒸氣退火制程與回蝕刻(etch back)制程，以移除硬遮罩層204頂部上的氧化物。

請參閱圖2D，圖2D繪示步驟200D。步驟200D包含濕蝕刻制程和/或干蝕刻制程，用以形成氧化物凹槽區(qū)域206，并使得填滿溝槽的氧化物的表面低于頂部104。在本優(yōu)選實施方案中，濕蝕刻可以是等向蝕刻，且可包含浸潤制程(immersion process)，用以形成氧化物凹槽區(qū)域206。在本步驟中，可使用具有高蝕刻選擇比(etching selectivity)的蝕刻制程。

接下來請參閱圖2E，圖2E繪示步驟200E。步驟200E包含于頂部104與底部108之間的頸部形成銜接部106。舉例來說，可利用濕式清洗制程與SiN移除制程蝕刻暴露出來的頂部104側壁與底部106。該蝕刻步驟可包含等向性蝕刻制程，以于暴露出來的頂部104的側壁與暴露出來的底部產生硅損失，而形成銜接部106。本步驟的目的還包含移除硬遮罩(SiN)，而用以移除硬遮罩的蝕刻劑(通常是熱磷酸(H₃PO₄))還可用以移除暴露出來的硅材料，因此可形成銜接部106。

隨后，在頂部104的側壁以及方才形成的銜接部106的側壁上形成柵極介電材料。柵極介電材料可由CVD制程沉積而得，或由氧化制程形成。此外，柵極介電材料還覆蓋絕緣區(qū)域110，如圖2F所示。上述沉積制程可包含化學氧化制程、熱氧化制程、ALD制程、CVD制程、和/或其他合適的制程。該柵極介電材料即作為柵極介電層102。

最后，如圖2G所示，進行柵極形成制程，且該柵極電極層101覆蓋方才形成的柵極介電層102。柵極電極層101可包含一層或多層功函數層以及導電金屬材料，例如Al、W、或Cu。柵極電極層101可通過CVD、PVD、電鍍和/或其他合適的制程形成。

請參閱圖3A～圖3I，其為圖1所示FinFET的制作方法的另一個優(yōu)選實施方案的示意圖。如圖3A所示，本優(yōu)選實施方案所提供的具有斜面輪廓的頂部104與底部108可形成于硅晶片基底111上。頂部104首先可通過如圖2A所示的硬遮罩層204定義出來。如前述實施方案與圖2A所示的，本優(yōu)選實施方案也可通過STI溝槽蝕刻制程如DRIE于硬遮罩層204下形成向下延伸進入基底111，且具有深度L的溝槽。在本優(yōu)選實施方案中，深度L大致上大于40nm。舉例來說，深度L可介于150nm與200nm之間。根據本發(fā)明所提供的實施方案，頂部104也具有斜面輪廓，且其寬度不大于15nm。根據本發(fā)明所提供的實施方案，蝕刻而得的底部108可包含相同的斜面輪廓，且其基座寬度更大。根據本發(fā)明所提供的實施方案，上述的斜面包含傾斜角度，且該角度介于70°與88°之間。

可于基底111上形成遮罩層204。請參閱圖3B，圖3B繪示步驟300B。步驟300B包含STI空隙填充制程，用以利用絕緣材料如二氧化硅填滿溝槽區(qū)域，而二氧化硅可利用合適的氧化和/或沉積方法形成。舉例來說，上述制程可包含CVD制程。根據本發(fā)明所提供的實施方案，CVD制程可包含流動式CVD制程，用以利用ISSG氧化物與ALD氧化物沉積形成上述氧化物材料。

請參閱圖3C，圖3C繪示步驟300C。步驟300C包含STI CMP制程，用以平坦化被填滿的溝槽表面，使得用以充填溝槽的氧化物與硬遮罩層204的頂部表面對齊。此步驟與前述實施方案所述的步驟200C相同，且與圖2C所示的相同，因此在此不再贅述。

請參閱圖3D，圖3D繪示步驟300D。步驟300D包含濕蝕刻制程，用以形成氧化物凹槽區(qū)域206，并使得填滿溝槽的氧化物的表面低于頂部104。此步驟與前述實施方案所述的步驟200D相同，且與圖2D所示的相同，因此在此不再贅述。

接下來請參閱圖3E，圖3E繪示步驟300E。步驟300E包含于頂部104與底部108之間的頸部形成階梯形(stepped)銜接部106。舉例來說，可利用非等向性蝕刻制程修改頂部104的輪廓。該蝕刻步驟可包含一種定向(orientation-dependent)的非等向性蝕刻制程，用以于暴露出來的頂部104的側壁產生硅損失。之后，進行如圖3F所示的步驟300F，利用濕蝕刻移除部分氧化硅110，而形成氧化硅凹槽區(qū)域。接下來，進行步驟300G，利用另一濕式清洗制程與SiN移除制程，蝕刻暴露出來的頂部104，同時蝕刻階梯形銜接部的側壁，而形成如圖3G所示的銜接部106。

隨后，在頂部104的側壁以及方才形成的銜接部106的側壁上形成柵極介電材料，且柵極介電材料還覆蓋絕緣凹槽區(qū)域206，如圖3H所示。此步驟與前述實施方案所述的步驟200F相同，因此在此不再贅述。

最后，如圖3I所示，進行柵極形成制程，且該柵極電極層101覆蓋方才形成的柵極介電層102。柵極電極層101可包含一層或多層功函數層以及導電金屬材料，例如Al、W、或Cu。此步驟與前述實施方案所述的步驟200F相同，且與圖2F所示的相同，因此在此不再贅述。

以上所述僅為本發(fā)明的優(yōu)選實施方案，所有依本發(fā)明權利要求書所做的各種變化與修飾，均應屬于本發(fā)明的涵蓋范圍。

符號說明

100 半導體元件

101 柵極電極層

102 柵極介電層

104 頂部

106 銜接部

108 底部

110 絕緣區(qū)域

111 基底