一種用于減小接觸插塞和柵極結(jié)構(gòu)之間的寄生電容的方法
【專利摘要】本發(fā)明提供一種用于減小接觸插塞和柵極結(jié)構(gòu)之間的寄生電容的方法，包括：提供襯底，所述襯底上形成有層間介電層和位于所述層間介電層中的柵極結(jié)構(gòu)；以及用含有C元素的源氣體對所述柵極結(jié)構(gòu)和將形成的所述接觸插塞之間的所述層間介電層執(zhí)行離子摻雜工藝。根據(jù)本發(fā)明的方法能夠減小構(gòu)成諸如偏移間隙壁、主間隙壁、SMT應(yīng)力層或CESL層的SiN層的介電常數(shù)，從而減小接觸插塞和柵極結(jié)構(gòu)之間的寄生電容，且進(jìn)而能夠最終實(shí)現(xiàn)對半導(dǎo)體器件的整體電學(xué)性能的提高。
【專利說明】一種用于減小接觸插塞和柵極結(jié)構(gòu)之間的寄生電容的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域,尤其涉及一種用于減小接觸插塞(contact plug)和柵極結(jié)構(gòu)之間的寄生電容的方法。
【背景技術(shù)】
[0002]隨著互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)器件尺寸的不斷縮小，柵極之間的間距以及柵極和接觸孔之間的間距也隨之縮小。這給半導(dǎo)體制造技術(shù)帶來了許多挑戰(zhàn)，例如層間電容增大、接觸插塞和柵極結(jié)構(gòu)之間的套刻困難、PMD間隙填充不均等問題。
[0003]目前，為了減小柵極結(jié)構(gòu)和接觸插塞之間的電容，普遍采用低介電常數(shù)(低k)材料作為層間介電層的構(gòu)成材料。但是，在先進(jìn)的平面CMOS器件中仍廣泛采用SiN材料構(gòu)成柵極兩側(cè)的偏移間隙壁(offset spacer )、主間隙壁、接觸孔蝕刻停止層(CESL)或應(yīng)力記憶技術(shù)(Stress MemoryTechnology, SMT)中所使用的應(yīng)力層，由于氮化娃的介電常數(shù)達(dá)到了 7,所以成為減小柵極結(jié)構(gòu)和接觸插塞之間的寄生電容的阻礙。
[0004]因此，需要一種用于制造半導(dǎo)體器件的方法，以解決現(xiàn)有技術(shù)中存在的問題。

【發(fā)明內(nèi)容】

[0005]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn)一步詳細(xì)說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0006]為解決上述現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供一種用于減小接觸插塞和柵極結(jié)構(gòu)之間的寄生電容的方法，包括:提供襯底，所述襯底上形成有層間介電層和位于所述層間介電層中的柵極結(jié)構(gòu)；以及用含有C元素的源氣體對所述柵極結(jié)構(gòu)和將形成的所述接觸插塞之間的所述層間介電層執(zhí)行離子摻雜工藝。
[0007]優(yōu)選地，在執(zhí)行所述離子摻雜工藝之后還包括:執(zhí)行熱退火工藝。
[0008]優(yōu)選地，所述離子摻雜工藝為離子注入工藝。
[0009]優(yōu)選地，所述離子注入工藝的工藝條件包括:能量為200e疒IOkeV,劑量為1E14?5E16 離子 /cm2。
[0010]優(yōu)選地，所述離子摻雜工藝為等離子體摻雜工藝。
[0011]優(yōu)選地，所述等離子體摻雜工藝的工藝條件包括:功率為200W?2000W，劑量為1E14?5E16 離子 /cm2。
[0012]優(yōu)選地，所述離子摻雜工藝所采用的源氣體包含C02、C0、CH4和C2H6中的一種或多種。
[0013]優(yōu)選地，所述離子摻雜工藝所采用的源氣體還含有H元素。
[0014]優(yōu)選地，所述離子摻雜工藝所采用的源氣體包含H2。
[0015]優(yōu)選地，所述離子摻雜工藝為原位摻雜。
[0016]優(yōu)選地，在所述柵極結(jié)構(gòu)兩側(cè)形成有側(cè)墻結(jié)構(gòu)。[0017]優(yōu)選地，所述側(cè)墻結(jié)構(gòu)包含氮化硅。
[0018]優(yōu)選地，在所述柵極結(jié)構(gòu)和所述層間介電層之間形成有接觸孔蝕刻停止層。
[0019]優(yōu)選地，所述接觸孔蝕刻停止層包含氮化硅。
[0020]優(yōu)選地，所述柵極結(jié)構(gòu)包括柵極介電層和位于所述柵極介電層上的虛設(shè)多晶硅柵極。
[0021]優(yōu)選地，在執(zhí)行所述離子摻雜工藝之后還包括:去除所述虛設(shè)多晶硅柵極形成凹槽；在所述凹槽內(nèi)填充金屬層；以及對所述金屬層進(jìn)行平坦化，從而形成金屬柵極。
[0022]優(yōu)選地，在對所述層間介電層執(zhí)行所述離子摻雜工藝之前還包括:在所述柵極結(jié)構(gòu)的表面上形成掩蔽層。
[0023]優(yōu)選地，所述掩蔽層在執(zhí)行所述離子摻雜工藝之后被去除。
[0024]優(yōu)選地，在執(zhí)行所述離子摻雜工藝之后還包括:在所述層間介電層中形成接觸孔，并填入金屬，以形成接觸插塞。
[0025]綜上所述，根據(jù)本發(fā)明的方法通過對接觸插塞和柵極結(jié)構(gòu)之間的膜層進(jìn)行摻雜以減小其介電常數(shù)，尤其是減小構(gòu)成諸如偏移間隙壁、主間隙壁、SMT應(yīng)力層或CESL層的SiN層的介電常數(shù)，從而能夠減小接觸插塞和柵極結(jié)構(gòu)之間的寄生電容，且進(jìn)而能夠最終實(shí)現(xiàn)對半導(dǎo)體器件的整體電學(xué)性能的提高。此外，該方法容易與傳統(tǒng)CMOS工藝兼容、無需額外的光刻和蝕刻步驟且簡單易行，因而能夠降低制造成本并實(shí)現(xiàn)可靠的在線工藝控制。
【專利附圖】

【附圖說明】
[0026]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的`原理。附圖中:
[0027]圖1為根據(jù)本發(fā)明示例性實(shí)施例制造半導(dǎo)體器件的工藝流程圖；以及
[0028]圖2A-2D為根據(jù)本發(fā)明示例性實(shí)施例制造半導(dǎo)體器件工藝流程中各個步驟所獲得的器件的示意性剖面圖。
【具體實(shí)施方式】
[0029]接下來，將結(jié)合附圖更加完整地描述本發(fā)明，附圖中示出了本發(fā)明的實(shí)施例。但是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的實(shí)施例。相反地，提供這些實(shí)施例將使公開徹底和完全，并且將本發(fā)明的范圍完全傳遞給本領(lǐng)域技術(shù)人員。附圖中，為了清楚起見，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標(biāo)記表示相同的元件。
[0030]應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q為“在……上”、“與……相鄰”、“連接到”或“耦合到”其它元件或?qū)訒r，其可以直接地位于其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)樱蛘呖梢源嬖诰娱g的元件或?qū)?。相反，?dāng)元件被稱為“直接在……上”、“與……直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r，則不存在居間的元件或?qū)印?br> [0031]圖1示出了根據(jù)本發(fā)明示例性實(shí)施例制造半導(dǎo)體器件的工藝流程圖，圖2A-2F示出了根據(jù)本發(fā)明示例性實(shí)施例制造半導(dǎo)體器件工藝流程中各個步驟所獲得的器件的示意性剖面圖。應(yīng)當(dāng)注意的是，半導(dǎo)體器件中的部分器件結(jié)構(gòu)可以由多晶硅柵互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)制作流程來制造，因此在本發(fā)明的方法之前、之中或之后可以提供額外的工藝，且其中某些工藝在此僅作簡單的描述。下面將結(jié)合附圖來詳細(xì)說明本發(fā)明的示例性實(shí)施例。
[0032]首先，執(zhí)行步驟SlOl:提供襯底，所述襯底上形成有層間介電層以及位于所述層間介電層中的柵極結(jié)構(gòu)。
[0033]如圖2A所示，提供襯底210，在襯底210上形成有層間介電層230和位于層間介電層230中的柵極結(jié)構(gòu)。
[0034]作為示例，在本實(shí)施例中，位于襯底210上的柵極結(jié)構(gòu)包括柵極介電層222和位于柵極介電層222上的柵極材料層224。在本示例中，柵極材料層224為多晶硅。
[0035]優(yōu)選地，在該柵極結(jié)構(gòu)兩側(cè)形成有側(cè)墻結(jié)構(gòu)226，側(cè)墻結(jié)構(gòu)226可以包括偏移間隙壁(offset spacer)和主間隙壁，其主要用于在通過等離子體注入工藝形成源/漏區(qū)時保護(hù)柵極結(jié)構(gòu)不受損傷，并且有效地控制源/漏區(qū)與柵極結(jié)構(gòu)之間的相對位置關(guān)系。此外，在本實(shí)施例中，側(cè)墻結(jié)構(gòu)226在隨后的離子摻雜工藝中也可以對柵極結(jié)構(gòu)提供適當(dāng)?shù)谋Ｗo(hù)。此外，應(yīng)予以理解的是，本實(shí)施例中的柵極結(jié)構(gòu)也可以是用于高介電常數(shù)(高k)金屬柵后柵工藝的。具體地，若在形成金屬柵極之前摻雜，則摻雜時所述柵極結(jié)構(gòu)可包括柵極介電層和虛設(shè)多晶硅柵極，而若在形成金屬柵極之后摻雜，則摻雜時所述柵極結(jié)構(gòu)可包括柵極介電層和金屬柵極。金屬柵極的構(gòu)成材料例如可以包含鉿、鈦、鉭、鋁、鋯、釕、鈀、鉬、鈷、鎳及其氧化物和碳化物中的一種或多種。關(guān)于高k金屬柵后柵工藝的更多的工藝方法及參數(shù)已為本領(lǐng)域技術(shù)人員所知，在此不再詳述。當(dāng)然，本發(fā)明并不僅限于前面所述的這幾種柵極結(jié)構(gòu)，而是還可以采用其他的柵極結(jié)構(gòu)。
[0036]此外，作為示例，襯底210的構(gòu)成材料可以是未摻雜單晶硅、摻雜有N型或P型雜質(zhì)的單晶硅、多晶硅、鍺硅或者絕緣體上硅(SOI)等。柵極介電層222的構(gòu)成材料可以是諸如氧化鉿、娃酸鉿、氧化鑭、氧化鋅、娃酸鋅、氧化鉭、氧化鈦、鈦酸銀鋇、鈦酸鋇、鈦酸銀、氧化釔、氧化鋁、鐵電薄膜、鈮鋅酸、鉛鈦酸鉛這樣的高k材料中的一種。側(cè)墻結(jié)構(gòu)226的構(gòu)成材料可以是氮化物、氧化物或其組合，并且可以為單層或多層結(jié)構(gòu)。在本實(shí)施例中，側(cè)墻結(jié)構(gòu)226包含氮化硅。
[0037]作為示例，層間介電層230的構(gòu)成材料可以是氧化硅、氮氧化硅、氮化硅等，并且可以采用化學(xué)氣相沉積法、高密度等離子體化學(xué)氣相沉積法、旋轉(zhuǎn)涂布法、濺射法等方法形成。另外，在形成層間介電層230之后還可以對其進(jìn)行平坦化處理，以露出所述柵極結(jié)構(gòu)的上表面。平坦化處理的非限制性實(shí)例包括機(jī)械平坦化方法和化學(xué)機(jī)械拋光平坦化方法。
[0038]此外，如圖所示，在襯底210中還形成有源/漏區(qū)216以及隔離槽212(例如，淺槽隔離(STI))等。作為示例，源/漏區(qū)216可以通過對襯底210中位于柵極結(jié)構(gòu)兩側(cè)的部分進(jìn)行離子注入而形成。替代地，源/漏區(qū)216也可以通過選擇性外延生長法從襯底210中位于柵極結(jié)構(gòu)兩側(cè)的部分外延生長而形成。當(dāng)采用選擇性外延生長法來形成源/漏區(qū)216時，可以采用目前已較為成熟的應(yīng)變硅技術(shù)，具體工藝細(xì)節(jié)在本領(lǐng)域中是公知的，因此不再詳述。需要提請注意的是，采用應(yīng)變硅技術(shù)形成的源/漏區(qū)其表面一般會高于襯底的表面，以便對溝道施加適當(dāng)?shù)膽?yīng)力。
[0039]另外，在源/漏區(qū)216表面附近還可以形成金屬硅化物層214。作為示例，金屬硅化物214的構(gòu)成材料為鎳-硅金屬。金屬硅化物層在半導(dǎo)體器件結(jié)構(gòu)中的作用及其形成工藝參數(shù)和條件已為本領(lǐng)域技術(shù)人員所知，在此不再詳述。[0040]如圖所示，在層間介電層230和襯底210之間還可以形成有接觸孔蝕刻停止層(簡稱為CESL層)220。CESL層220亦存在于層間介電層220與柵極結(jié)構(gòu)之間，是導(dǎo)致柵極結(jié)構(gòu)與將形成的接觸插塞之間的寄生電容較大的原因之一。應(yīng)理解的是，該CESL 220是優(yōu)選的而非必需的，技術(shù)人員可以根據(jù)實(shí)際需要加以取舍。
[0041]接著，執(zhí)行步驟S102:用含有C元素的源氣體對所述柵極結(jié)構(gòu)和將形成的所述接觸插塞之間的所述層間介電層執(zhí)行離子摻雜工藝。
[0042]如圖2B所示，用含有C元素的源氣體對柵極結(jié)構(gòu)和將形成的接觸插塞(稍后描述)之間的層間介電層230執(zhí)行離子摻雜工藝。作為示例，離子摻雜工藝的具體步驟可包括:在柵極結(jié)構(gòu)的表面上形成掩蔽層(未示出)；用該掩蔽層進(jìn)行掩蔽，對層間介電層230進(jìn)行摻雜；以及去除該掩蔽層。
[0043]所述離子摻雜工藝可以采用離子注入工藝或等離子體摻雜工藝。當(dāng)采用離子注入工藝時，具體工藝條件例如為:能量200e疒IOkeV,劑量1E14?5E16離子/cm2。當(dāng)采用等離子體摻雜工藝時，具體工藝條件例如為:功率為200W?2000W，劑量為1E14?5E16離子/cm2。應(yīng)理解的是，不論是采用離子注入工藝還是等離子體摻雜工藝，所采用的含C源氣體都可以包含C02、C0、CH4和C2H6中的一種或多種。另外，源氣體中還可含有H元素，例如包含H2。
[0044]本發(fā)明中優(yōu)選采用離子注入工藝來進(jìn)行摻雜。這主要是因?yàn)殡x子注入工藝所注入的離子具有方向性，且所選離子能量和純凈度相對較高，一般在200ev以上。而相比之下，等離子體摻雜工藝是大致各向同性的，對能量和離子的選擇性較差，注入能量也較低，僅有幾十eV(電子伏特)。此外，離子摻雜工藝可以順次執(zhí)行，也可以是原位(in-situ)摻雜。所謂原位摻雜是指摻雜時不用更換工藝腔室而在原腔室中進(jìn)行摻雜。
[0045]這里，需要說明的是，由于如上所述通常在柵極結(jié)構(gòu)兩側(cè)形成有包含氮化硅的側(cè)墻結(jié)構(gòu)226，所以在執(zhí)行離子摻雜工藝時，摻雜離子注入到側(cè)墻結(jié)構(gòu)226中的氮化硅中，使SiN (如圖2C中虛線標(biāo)示)轉(zhuǎn)換成SiCxNy = H (如圖2D中虛線標(biāo)示)，例如SiCN，從而降低其介電常數(shù)。SiCxNy: H具有4左右的介電常數(shù)，從而減小了柵極結(jié)構(gòu)與接觸插塞(其將在后續(xù)的互連工藝中形成)之間的寄生電容。需注意的是，在于襯底與層間介電層之間形成有由SiN構(gòu)成的CESL層的情況下，上述離子摻雜工藝也能使其介電常數(shù)降低，從而進(jìn)一步減小柵極結(jié)構(gòu)與接觸插塞之間的寄生電容。
[0046]此外，需予以理解的是，上述掩蔽層主要用于在執(zhí)行離子摻雜工藝時保護(hù)柵極結(jié)構(gòu)，因此可根據(jù)實(shí)際情況加以選用。具體地，當(dāng)所述柵極結(jié)構(gòu)為形成金屬柵極之前采用的虛設(shè)多晶硅柵極結(jié)構(gòu)時，在執(zhí)行所述摻雜工藝之后，其中的虛設(shè)多晶硅柵極將會被去除以填入金屬形成金屬柵極。這種情況下，因?yàn)闊o需保護(hù)虛設(shè)多晶硅柵極結(jié)構(gòu)，所以可以省略形成掩蔽層的步驟。而在采用常規(guī)的多晶硅柵極結(jié)構(gòu)的情況下，優(yōu)選形成所述掩蔽層，但摻雜之后，該掩蔽層也可以不去除，以作為后續(xù)蝕刻接觸孔時用以保護(hù)柵極結(jié)構(gòu)的CESL層。此外，掩蔽層的構(gòu)成材料可以與CESL層220的構(gòu)成材料相同，例如可以是氧化硅、氮化硅、摻硅的碳化物和氮氧化硅中的至少一種。同樣，掩蔽層也可以通過常規(guī)的化學(xué)氣相沉積(CVD)法或原子層沉積(ALD)法形成。更多的構(gòu)成掩蔽層的構(gòu)成材料以及相應(yīng)的形成工藝方法和條件均為本領(lǐng)域技術(shù)人員所熟知，在此不再贅述。
[0047]接著，優(yōu)選地，在如上所述對柵極結(jié)構(gòu)兩側(cè)的層間介電層230執(zhí)行離子摻雜工藝之后，執(zhí)行熱退火工藝。該退火步驟主要用于修復(fù)上述摻雜工藝對膜層造成的損傷。[0048]此外，在柵極結(jié)構(gòu)為形成金屬柵極之前的虛設(shè)多晶硅柵極結(jié)構(gòu)的情況下，柵極材料層224為虛設(shè)多晶硅柵極而非金屬柵極。這種情況下，在執(zhí)行離子摻雜工藝之后或在執(zhí)行熱退火工藝之后，需要執(zhí)行用于形成金屬柵極的工藝步驟。具體步驟包括:去除虛設(shè)多晶硅柵極以形成凹槽；在所述凹槽內(nèi)例如通過物理氣相沉積(PVD)法、濺射等填充金屬層(未示出);以及對該金屬層進(jìn)行平坦化，以使金屬層的表面與層間介電層230的表面齊平，從而形成金屬柵極結(jié)構(gòu)。關(guān)于高k金屬柵后柵工藝中形成金屬柵極結(jié)構(gòu)的更多工藝細(xì)節(jié)為本領(lǐng)域技術(shù)人員所公知，在此不再詳述。本領(lǐng)域技術(shù)人員可根據(jù)實(shí)際情況對這些工藝加以選用并調(diào)整工藝參數(shù)，以獲得最佳工藝結(jié)果。
[0049]此外，在形成金屬柵極結(jié)構(gòu)之后，在該層間介電層中例如通過等離子體干法蝕刻工藝形成接觸孔，然后在接觸孔中填入金屬，從而形成接觸插塞。
[0050]此外，需予以理解的是，出于成本控制的目的，上述每道工序優(yōu)先選用現(xiàn)有技術(shù)中的常規(guī)單項工藝。另外，可以使用傳統(tǒng)設(shè)備來實(shí)施上述每道工序，以便降低制造成本。并且，根據(jù)本發(fā)明的方法由于簡單易行，因而可以實(shí)現(xiàn)可靠的在線工藝控制。
[0051]此外，本領(lǐng)域技術(shù)人員應(yīng)認(rèn)識到，盡管上面的描述是圍繞高k金屬柵后柵工藝和常規(guī)的CMOS工藝而展開的，但本發(fā)明并不僅僅適用于這類工藝，而是還可以適用于其他的半導(dǎo)體制造工藝。
[0052]綜上所述，根據(jù)本發(fā)明的方法通過對接觸插塞和柵極結(jié)構(gòu)之間的膜層進(jìn)行摻雜以減小其介電常數(shù)，尤其是減小構(gòu)成諸如偏移間隙壁、主間隙壁、SMT應(yīng)力層或CESL層的SiN層的介電常數(shù)，從而能夠減小接觸插塞和柵極結(jié)構(gòu)之間的寄生電容，且進(jìn)而能夠最終實(shí)現(xiàn)對半導(dǎo)體器件的整體電學(xué)性能的提高。此外，該方法容易與傳統(tǒng)CMOS工藝兼容、無需額外的光刻和蝕刻步驟且簡單易行，因而能夠降低制造成本并實(shí)現(xiàn)可靠的在線工藝控制。
[0053]本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外，本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種用于減小接觸插塞和柵極結(jié)構(gòu)之間的寄生電容的方法，包括: 提供襯底，所述襯底上形成有層間介電層和位于所述層間介電層中的柵極結(jié)構(gòu)；以及用含有C元素的源氣體對所述柵極結(jié)構(gòu)和將形成的所述接觸插塞之間的所述層間介電層執(zhí)行離子摻雜工藝。
2.根據(jù)權(quán)利要求1所述的方法，其中，在執(zhí)行所述離子摻雜工藝之后還包括: 執(zhí)行熱退火工藝。
3.根據(jù)權(quán)利要求1所述的方法，其中，所述離子摻雜工藝為離子注入工藝。
4.根據(jù)權(quán)利要求3所述的方法，其中，所述離子注入工藝的工藝條件包括:能量為200eV?IOkeV,劑量為 1E14?5E16 離子 /cm2。
5.根據(jù)權(quán)利要求1所述的方法，其中，所述離子摻雜工藝為等離子體摻雜工藝。
6.根據(jù)權(quán)利要求5所述的方法，其中，所述等離子體摻雜工藝的工藝條件包括:功率為200W?2000W，劑量為 1E14?5E16 離子 /cm2。
7.根據(jù)權(quán)利要求1所述的方法，其中，所述離子摻雜工藝所采用的源氣體包含C02、C0、CH4和C2H6中的一種或多種。
8.根據(jù)權(quán)利要求1所述的方法，其中，所述離子摻雜工藝所采用的源氣體還含有H元素。
9.根據(jù)權(quán)利要求8所述的方法，其中，所述離子摻雜工藝所采用的源氣體包含H2。
10.根據(jù)權(quán)利要求1所述的方法，其中，所述離子摻雜工藝為原位摻雜。
11.根據(jù)權(quán)利要求1所述的方法，其中，在所述柵極結(jié)構(gòu)兩側(cè)形成有側(cè)墻結(jié)構(gòu)。
12.根據(jù)權(quán)利要求11所述的方法，其中，所述側(cè)墻結(jié)構(gòu)包含氮化硅。
13.根據(jù)權(quán)利要求1所述的方法，其中，在所述柵極結(jié)構(gòu)和所述層間介電層之間形成有接觸孔蝕刻停止層。
14.根據(jù)權(quán)利要求13所述的方法，其中，所述接觸孔蝕刻停止層包含氮化硅。
15.根據(jù)權(quán)利要求1所述的方法，其中，所述柵極結(jié)構(gòu)包括柵極介電層和位于所述柵極介電層上的虛設(shè)多晶硅柵極。
16.根據(jù)權(quán)利要求15所述的方法，其中，在執(zhí)行所述離子摻雜工藝之后還包括: 去除所述虛設(shè)多晶硅柵極以形成凹槽； 在所述凹槽內(nèi)填充金屬層；以及 對所述金屬層進(jìn)行平坦化，從而形成金屬柵極。
17.根據(jù)權(quán)利要求1所述的方法，其中，在對所述層間介電層執(zhí)行所述離子摻雜工藝之前還包括: 在所述柵極結(jié)構(gòu)的表面上形成掩蔽層。
18.根據(jù)權(quán)利要求17所述的方法，其中，所述掩蔽層在執(zhí)行所述離子摻雜工藝之后被去除。
19.根據(jù)權(quán)利要求1所述的方法，其中，在執(zhí)行所述離子摻雜工藝之后還包括: 在所述層間介電層中形成接觸孔，并填入金屬，以形成接觸插塞。
【文檔編號】H01L21/28GK103681263SQ201210353285
【公開日】2014年3月26日 申請日期:2012年9月20日 優(yōu)先權(quán)日:2012年9月20日
【發(fā)明者】何永根 申請人:中芯國際集成電路制造(上海)有限公司