專利名稱：雙接觸孔蝕刻停止層工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種半導體元件的制造方法，特別有關(guān)于一種用于使N型金 屬氧化物半導體(Negative Metal Oxide Semiconductor, NMOS )及P型金屬氧化 物半導體(Positive Metal Oxide Semiconductor, PMOS )晶體管的溝道產(chǎn)生應變 的改進型雙接觸孔蝕刻停止層(dual contact etch stop layer, dual CESL )技術(shù)。
背景技術(shù)：
幾十年來，芯片制造商通過縮減金屬氧化物半導體(metal oxide semiconductor, MOS )晶體管的尺寸而使其制造越來越快速。由于半導體工藝已 經(jīng)進步到超深亞《效米(very deep sub micron era)級別，例如65納米(65 nm) 或者更小的45納米，因此，如何增加MOS晶體管的驅(qū)動電流成為非常重要的 議題。
為了提高元件的性能，產(chǎn)生了晶體應變技術(shù)(crystal strain technology )。在 互補金屬氧化物半導體(complementary metal-oxide-semiconductor, CMOS )晶體 管制造領(lǐng)域，晶體應變技術(shù)作為 一種提高元件性能的手段越來越51起人們的注 意。將應變引入半導體晶體中，能夠改變電荷在其中的移動速度。應變能夠使 能電荷(例如電子)，使其更容易通過柵極溝道的硅晶格(silicon lattice),進而 使CMOS晶體管的工作狀態(tài)更好。
通常，硅中的應變可以通過多種方式引入例如，透過圍繞晶體管的薄膜 與結(jié)構(gòu)產(chǎn)生的應力，其中薄膜形式可以是多應力源(poly stressor)或者接觸孔 蝕刻4f止層(contact etch stop layer, CESL)，這種應變^皮稱為工藝引入應變 (process-induced strain),或者使用應變硅晶圓，其頂層的硅通常生長于比硅晶 格更大的晶格之上。當今大多數(shù)處于領(lǐng)導地位的芯片制造商會在生產(chǎn)中以多種 方式利用工藝引入應力，例如伸張氮化物，以提高NMOS元件的性能。如這《 技術(shù)所反映，伸張應力可以提高電子的移動性，而壓縮應力則可以提高空穴的 移動性。雙接觸孔蝕刻停止層工藝逐漸成為將應力引入^i:縮(scaled) CMOS元件的 主要候選方法。根據(jù)該方法，在晶體管形成之后，在其上形成伸張氮化物層， 將其遮蔽(masked)并從PMOS區(qū)蝕刻掉。然后，再形成壓縮氮化物層，將其 遮蔽并從NMOS區(qū)蝕刻掉。如人們所知，NMOS晶體管應用下述組合較佳，即 平4亍于溝道方向的伸張應力與垂直于晶圓表面方向的壓縮應力的組合。相反， PMOS晶體管則應用平行方向(平行于電流流向)的壓縮應力較佳。理論上， 板層平面內(nèi)(in-plane)方向垂直于電流流向的伸張應力能夠使NMOS與PMOS 晶體管的性能得到提高，但這樣的功效無法通過現(xiàn)有的局部應變(local-strain) 技術(shù)獲得。
因此，在該領(lǐng)域中需要一種可實施的方法以使制造出的晶體管具有更好的 性能。
發(fā)明內(nèi)容
為了提高制造出的晶體管的性能，特提供以下技術(shù)方案
本發(fā)明提供一種雙接觸孔蝕刻停止層工藝，包括提供基板，該基板具有 第一元件區(qū)、第二元件區(qū)以及位于第一元件區(qū)與第二元件區(qū)之間的淺溝槽區(qū)； 在基板上形成具有第一應力的第一應力誘發(fā)薄膜，第一應力誘發(fā)薄膜未覆蓋第 二元件區(qū)；以及在基板上形成具有第二應力的第二應力誘發(fā)薄膜，第二應力誘 發(fā)薄膜未覆蓋第 一元件區(qū)，在淺溝槽區(qū)之上形成第 一應力誘發(fā)薄膜與第二應力 誘發(fā)薄膜之間的交疊邊界，該交疊邊界的位置緊靠第二元件區(qū)以將第一應力于 橫向引入第二元件區(qū)的溝道區(qū)。
本發(fā)明另提供一種雙接觸孔蝕刻停止層工藝，包括提供基板，該基板具 有第一元件區(qū)、第二元件區(qū)以及位于第一元件區(qū)與第二元件區(qū)之間的淺溝槽區(qū)， 其中柵極結(jié)構(gòu)位于第一元件區(qū)、第二元件區(qū)以及淺溝槽區(qū)，該柵極結(jié)構(gòu)包括大 致位于第 一元件區(qū)與第二元件之間中點位置的接觸區(qū)；在基板上形成具有第一 應力的第一應力誘發(fā)薄膜，第一應力誘發(fā)薄膜未覆蓋第二元件區(qū)；以及在基板 上形成具有第二應力的第二應力誘發(fā)薄膜，第二應力誘發(fā)薄膜未覆蓋第一元件 區(qū)，在淺溝槽區(qū)之上形成第一應力誘發(fā)薄膜與第二應力誘發(fā)薄膜之間的交疊邊 界，該交疊邊界的位置緊靠第二元件區(qū)且并未^隻蓋接觸區(qū)。
以上所述的雙接觸孔蝕刻停止層工藝，能夠通過將不同的應力于不同方向 引入半導體晶體而提高所制造晶體管的性能。
圖1是根據(jù)本發(fā)明雙接觸孔蝕刻停止層工藝的實施例的平面視圖。
圖2-6是根據(jù)本發(fā)明雙接觸孔蝕刻停止層工藝的實施例分別沿W，、 II-II，以
及m-in'方向的橫截面視圖。
圖7是根據(jù)本發(fā)明雙接觸孔蝕刻停止層工藝的另一個實施例的平面視圖。
具體實施例方式
在說明書及權(quán)利要求書當中使用了某些詞匯來指稱特定的元件。所屬技術(shù) 領(lǐng)域的技術(shù)人員應可理解，硬件制造商可能會用不同的名詞來稱呼同一個元件。 本說明書及權(quán)利要求書并不以名稱的差異作為區(qū)分元件的方式，而是以元件在 功能上的差異作為區(qū)分的準則。在通篇說明書及權(quán)利要求項中所提及的「包括j
為一開放式的用語，故應解釋成「包括但不限定于」。此外，「耦接」一詞在此 包括任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二 裝置，則代表第一裝置可直接電氣連接于第二裝置，或透過其它裝置或連接手 段間接地電氣連接至第二裝置。
本發(fā)明是有關(guān)于改進型雙接觸孔蝕刻停止層(dual contact etch stop layer, dualCESL)工藝，該工藝利用伸張接觸孔蝕刻停止層與壓縮接觸孔蝕刻停止層 分別使N型金屬氧化物半導體(Negative Metal Oxide Semiconductor, NMOS )及 P型金屬氧化物半導體(Positive Metal Oxide Semiconductor, PMOS )晶體管的溝 道產(chǎn)生應變。本發(fā)明可主要用于提升PMOS的性能。另一方面，本發(fā)明在無須 增加工藝的復雜度及成本的基礎(chǔ)上，為雙接觸孔蝕刻停止層工藝提供了 一種新 的標準。
為了表述清楚，以下方向名詞溝道長度方向、平行方向、源極至漏極方 向以及電流流向皆統(tǒng)稱為"縱向"；而以下方向名詞溝道寬度方向、平面內(nèi)垂 直于電流流向的方向、平面內(nèi)垂直源才及至漏才及方向的方向以及平面內(nèi)垂直于溝 道長度方向的方向皆統(tǒng)稱為"橫向"。
本發(fā)明所揭露的雙接觸孔蝕刻停止層工藝的實施例將在下面詳細描述，請 一并參考圖1至7。
請參考圖1及圖2，其中圖1是依本發(fā)明雙接觸孔蝕刻停止層工藝CMOS
元件的實施例布局的一部分的平面一見圖。圖2是圖i分別沿i-r、n-n，以及ni-in，
方向的橫截面視圖。如圖1及圖2所示，其提供了半導體基板(semiconductorsubstrate) 1。半導體基板1可以是硅(silicon)基板、應變半導體(strained semiconductor)基板、化合物半導體(compound semiconductor)基板、娃晶纟色 緣體(silicon-on-insulator, SOI)基板或其它適合的半導體基板。半導體基板1 包括P阱區(qū)(P well region) 10與N阱區(qū)(N well region) 12。半導體基板1也 才是供了淺溝槽(shallow trench isolation, STI)區(qū)14以使主動區(qū)(active area) 100 與鄰近的主動區(qū)120絕纟彖。
P阱區(qū)10與N阱區(qū)12之間的阱邊界(well boundary) 16位于淺溝槽區(qū)14 之下。通常，阱邊界16位于主動區(qū)100與主動區(qū)120之間的淺溝槽區(qū)14的中 點。P阱區(qū)10與N阱區(qū)12可由現(xiàn)有的方法形成，例如，在掩膜工藝(masking process)后進ff離子注入(ion implantation)與;敫活式退火(activation annealing )。
NMOS元件20與PMOS元件22分別在主動區(qū)100與主動區(qū)120上形成。 NMOS元件20與PMOS元件22可由現(xiàn)有的方法形成。NMOS元件20所包括 的柵極結(jié)構(gòu)(gate structure)包括柵極介電層(gate dielectric layer) 202以及柵 極電極(gate electrode )部204。 PMOS元件22所包括的柵極結(jié)構(gòu)包括柵極介電 層222以及柵極電極部224。其中，4冊極電才及部204與224可包括多晶名圭
(polysilicon)以及硅化物(silicide )。柵極介電層202與222可由氧化硅(silicon oxide )、氮氧化硅(silicon oxy-nitride )、氮化娃(silicon nitride )、微氮氧化娃
(nitrogen doped silicon oxide )、高介電常數(shù)電介質(zhì)(high-K dielectric )或其"f壬意 組合構(gòu)成。其中，高介電常數(shù)電介質(zhì)可包括金屬氧化物(metal oxide )、金屬硅 酸鹽(metal silicate )、金屬氮4b物(metal nitride )、過渡金屬氧化物(transition metal oxide )、過〉度金屬,圭酸鹽(transition metal silicate )、金屬^呂酸鹽(metal aluminates )、 過渡金屬氮化物(transition metal nitride)或其〗壬意組合。
柵極介電層202與222可由本領(lǐng)域熟知的工藝形成，例如熱氧化(thermai, oxidation )、氮化(nitridation )、'踐射沉積(sputter deposition)或化學氣相沉權(quán)
(chemical vapor deposition, CVD )。柵極介電層202與222的厚度可為5至100 埃(Angstroms )。柵極電極部204與224可由摻雜多晶硅(doped polysilicon )、 多晶硅-鍺(polysilicon-germanium)、金屬、金屬硅化物、金屬氮化物或?qū)щ娊?屬氧化物(conductive metal oxide )構(gòu)成。在較佳實施例中，柵極電極由摻雜多 晶;圭構(gòu)成。
由復合氧化物/氮化物(composite oxide/nitride )材料構(gòu)成的間隔層(spacer) 206及226是沿NMOS與PMOS柵極側(cè)壁(sidewalls)的任意一邊形成，其可
7通過沉積(depositing) —層或多層氧化硅、氮化硅及/或氮氧化硅并利用濕法或 干法蝕刻(wet or dry etching)將一層或多層的 一部分蝕刻掉而形成。為取得較 佳效果，間隔層可包括首先形成的偏置襯板(offsetliner—未畫出)，例如，緊鄰 柵極結(jié)構(gòu)的氧化物以使接下來形成的輕摻雜漏極(lightly d叩ed drain, LDD)摻 雜區(qū)與4冊沖及結(jié)構(gòu)隔開。
此外，在基板上形成離子注入源極/漏極(ion implanted source/drain)區(qū)208 與228,例如，在形成間隔層206及226之后。在源極/漏極區(qū)208與228激活 式退火前，可在其表面形成防護氧化層(protective oxide layer—未畫出)，并在 隨后的金屬硅化結(jié)構(gòu)(salicide formation)工藝前將其移除。更進一步，可在源 極/漏極區(qū)208與228以與柵極電極上部之上形成自我對準(self-aligned)硅化 物或金屬硅化物(未畫出)。
請參考圖1。根據(jù)本發(fā)明的實施例，NMOS元件20的柵極結(jié)構(gòu)與PMOS元 件22的柵極結(jié)構(gòu)通過棚-才及連4妄部(connecting gate portion) 300《皮此電氣連才妄， 其中柵極連接部300位于淺溝槽區(qū)14之上以及主動區(qū)100與主動區(qū)120之間。 才艮據(jù)本發(fā)明的實施例，4冊才及連接部300進一步包括橫向擴充的(laterally extending)接觸區(qū)(contact region) 302，其大致位于主動區(qū)100與主動區(qū)120 之間的中點。連接插頭(contact plug) 304直接形成于接觸區(qū)302之上，其尺寸 為，例如，60納米x60納米(nanometers )。阱邊界16通常從接觸區(qū)302的下方 穿過。應可理解，接觸區(qū)302以及連接插頭304在其它實施例中可凈皮省略。
請參考圖3。如圖3所示，在NMOS及PMOS元件區(qū)之上形成伸張接觸孔 蝕刻停止層(tensile contact etch stop layer, T-CESL) 30以分別覆蓋NMOS元件 20與PMOS元件22。較佳地，伸張接觸孔蝕刻停止層30的伸張應力(tensile stress)介于500兆帕(MPa)至10千兆帕(GPa)之間，但并不限定于此。伸 張接觸孔蝕刻停止層30可由氧化硅、氮化硅、氮氧化硅或其任意組合構(gòu)成，伹 通過等離子體增強化學氣相沉積(plasma enhanced CVD, PECVD)混頻工藝艱 成的氮化硅效果較佳。
請參考圖4。如圖4所示，伸張接觸孔蝕刻停止層30被遮蔽并通過現(xiàn)有方 法從PMOS區(qū)蝕刻掉。例如，執(zhí)行現(xiàn)有的光刻工藝(lithographic process )在伸 張接觸孔蝕刻停止層30之上形成圖案化光阻層(patterned photoresist layer—未 畫出)。圖案化光阻層覆蓋NMOS區(qū)，但并未覆蓋PMOS區(qū)。隨后，執(zhí)行干法 蝕刻工藝將暴露的伸張接觸孔蝕刻停止層30從PMOS區(qū)蝕刻掉。在干法蝕刻工藝之后，剩余的圖案化光阻層也將被剝離。值得注意的是，伸張接觸孔蝕刻停
止層30的前沿(front edge) 31緊靠主動區(qū)120并刻意未與阱邊界16對準。此 外，伸張接觸孔蝕刻停止層30的前沿31并未與"^妄觸區(qū)302交疊。
請參考圖5。如圖所示，在NMOS及PMOS元件區(qū)之上形成壓縮接觸孔蝕 刻停止層(compressive contact etch stop layer, C-CESL ) 40。壓縮4妄觸孔蝕刻停 止層40疊于伸張接觸孔蝕刻停止層30之上。壓縮接觸孔蝕刻停止層40可由氧 化硅、氮化硅、氮氧化硅或其任意組合構(gòu)成，但通過等離子體增強化學氣相沉 積工藝形成的氮化硅效果較佳。壓縮接觸孔蝕刻停止層40的較佳厚度介于300 埃至800埃之間，而400埃及700埃則更佳。
請參考圖6。如圖所示，類似地，壓縮接觸孔蝕刻停止層40被遮蔽并通過 現(xiàn)有方法從NMOS區(qū)蝕刻掉。例如，執(zhí)行現(xiàn)有的光刻工藝在壓縮接觸孔蝕刻停 止層40之上形成圖案化光阻層(未畫出)。圖案化光阻層覆蓋PMOS區(qū)，但并 未覆蓋NMOS區(qū)。隨后，執(zhí)行干法蝕刻工藝將暴露的壓縮接觸孔蝕刻停止層 40從NMOS區(qū)蝕刻掉。隨后，剩余的圖案化光阻層也將被剝離。壓縮接觸孔 蝕刻停止層40的一部分延伸至伸張接觸孔蝕刻停止層30的上表面，以在伸張 接觸孔蝕刻停止層30與壓縮接觸孔蝕刻停止層40之間形成交疊邊界 (overlapped boundary) 60。交疊邊界60刻意未與阱邊界16對準。 請參考圖7并簡要回顧圖6。依本發(fā)明的實施例，交疊邊界60位于緊靠主 動區(qū)120的位置，以將伸張應力于橫向引入PMOS區(qū)的溝道區(qū)。因此，PMOS 區(qū)的驅(qū)動電流得到增強。在另一個實施例中，交疊邊界60可與淺溝槽區(qū)14及 主動區(qū)120間的邊界70對準。較佳地，交疊邊界60與邊界70的間距S小于或 等于間距W的1/4，其中間距W為主動區(qū)100與主動區(qū)120的間距。此外，如 圖7所示，由于交疊邊界60刻意未與阱邊界16對準且未與接觸區(qū)302交疊，_ 因此，接觸孔(contacthole)制作中潛在的接觸孔蝕刻問題就可以避免。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權(quán)利要求所做的均等變化 與修飾，皆應屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1. 一種雙接觸孔蝕刻停止層工藝，包括提供基板，該基板具有第一元件區(qū)、第二元件區(qū)以及位于該第一元件區(qū)與該第二元件區(qū)之間的淺溝槽區(qū)；在該基板上形成具有第一應力的第一應力誘發(fā)薄膜，該第一應力誘發(fā)薄膜未覆蓋該第二元件區(qū)；以及在該基板上形成具有第二應力的第二應力誘發(fā)薄膜，該第二應力誘發(fā)薄膜未覆蓋該第一元件區(qū)，在該淺溝槽區(qū)之上形成該第一應力誘發(fā)薄膜與該第二應力誘發(fā)薄膜之間的交疊邊界，該交疊邊界的位置緊靠該第二元件區(qū)以將該第一應力于橫向引入該第二元件區(qū)的溝道區(qū)。
2. 如權(quán)利要求1所述的雙接觸孔蝕刻停止層工藝，其特征在于該淺溝槽 區(qū)之下存在阱邊界，該交疊邊界未與該阱邊界對準。
3. 如權(quán)利要求1所述的雙接觸孔蝕刻停止層工藝，其特征在于該交疊邊 界與該淺溝槽區(qū)-該第二元件區(qū)邊界的間距S小于或等于間距W的1/4,該間距 W為該第一元件區(qū)與該第二元件區(qū)的間距。
4. 如權(quán)利要求1所述的雙接觸孔蝕刻停止層工藝，其特征在于該第一元 件區(qū)為NMOS元件區(qū)，而該第二元件區(qū)為PMOS元件區(qū)。
5. 如權(quán)利要求1所述的雙接觸孔蝕刻停止層工藝，其特征在于該第一應 力誘發(fā)薄膜為伸張接觸孔蝕刻停止層。
6. 如權(quán)利要求5所述的雙接觸孔蝕刻停止層工藝，其特征在于該第一應 力誘發(fā)薄膜由氧化硅、氮化硅、氮氧化硅或其任意組合構(gòu)成。
7. 如權(quán)利要求1所述的雙接觸孔蝕刻停止層工藝，其特征在于該第二應 力誘發(fā)薄膜為壓縮接觸孔蝕刻停止層。
8. 如權(quán)利要求7所述的雙接觸孔蝕刻停止層工藝，其特征在于該第二應 力誘發(fā)薄膜由氧化硅、氮化硅、氮氧化硅或其任意組合構(gòu)成。
9. 如權(quán)利要求1所述的雙接觸孔蝕刻停止層工藝，其特征在于該第一應 力為伸張應力。
10. 如權(quán)利要求1所述的雙接觸孔蝕刻停止層工藝，其特征在于該橫向為 溝道寬度方向。
11. 一種雙接觸孔蝕刻停止層工藝，包括提供基板，該基板具有第一元件區(qū)、第二元件區(qū)以及位于該第一元件區(qū)與 該第二元件區(qū)之間的淺溝槽區(qū)，其中柵極結(jié)構(gòu)位于該第一元件區(qū)、該第二元件 區(qū)以及該淺溝槽區(qū)，該柵極結(jié)構(gòu)包括大致位于該第 一元件區(qū)與該第二元件之間 中點位置的接觸區(qū)；在該基板上形成具有第 一應力的第 一應力i秀發(fā)薄膜，該第 一應力誘發(fā)薄膜 未覆蓋該第二元件區(qū)；以及在該基板上形成具有第二應力的第二應力誘發(fā)薄膜，該第二應力誘發(fā)薄膜 未覆蓋該第一元件區(qū)，在該淺溝槽區(qū)之上形成該第一應力誘發(fā)薄膜與該第二應 力誘發(fā)薄膜之間的交疊邊界，該交疊邊界的位置緊靠該第二元件區(qū)但并未覆蓋 該才妄觸區(qū)。
12. 如權(quán)利要求11所述的雙接觸孔蝕刻停止層工藝，其特征在于該淺溝 槽區(qū)之下存在阱邊界，該交疊邊界未與該阱邊界對準。
13. 如權(quán)利要求11所述的雙接觸孔蝕刻停止層工藝，其特征在于該交疊 邊界與該淺溝槽區(qū)-該第二元件區(qū)邊界的間距S小于或等于間距W的1/4，該間 距W為該第 一 元件區(qū)與該第二元件區(qū)的間距。
14. 如權(quán)利要求11所述的雙接觸孔蝕刻停止層工藝，其特征在于該第一 元件區(qū)為NMOS元件區(qū)，而該第二元件區(qū)為PMOS元件區(qū)。
15. 如權(quán)利要求11所述的雙接觸孔蝕刻停止層工藝，其特征在于該第一 應力誘發(fā)薄膜為伸張接觸孔蝕刻停止層。
16. 如權(quán)利要求15所述的雙接觸孔蝕刻停止層工藝，其特征在于該第一 應力誘發(fā)薄膜由氧化硅、氮化硅、氮氧化硅或其任意組合構(gòu)成。
17. 如權(quán)利要求11所述的雙接觸孔蝕刻停止層工藝，其特征在于該第二 應力誘發(fā)薄膜為壓縮接觸孔蝕刻停止層。
18. 如權(quán)利要求17所述的雙接觸孔蝕刻停止層工藝，其特征在于該第二 應力誘發(fā)薄膜由氧化硅、氮化硅、氮氧化硅或其任意組合構(gòu)成。
19. 如權(quán)利要求11所述的雙接觸孔蝕刻停止層工藝，其特征在于該第一 應力為伸張應力。
全文摘要
一種雙接觸孔蝕刻停止層工藝，包括提供基板，基板上具有第一元件區(qū)、第二元件區(qū)以及位于第一元件區(qū)與第二元件區(qū)之間的淺溝槽區(qū)；在基板上形成具有第一應力的第一應力誘發(fā)薄膜，第一應力誘發(fā)薄膜未覆蓋第二元件區(qū)；以及在基板上形成具有第二應力的第二應力誘發(fā)薄膜，第二應力誘發(fā)薄膜未覆蓋第一元件區(qū)，在淺溝槽區(qū)之上形成第一應力誘發(fā)薄膜與第二應力誘發(fā)薄膜間的交疊邊界，交疊邊界的位置緊靠第二元件區(qū)以將第一應力于橫向引入第二元件區(qū)的溝道區(qū)。上述雙接觸孔蝕刻停止層工藝能夠使制造出的晶體管具有更好的性能。
文檔編號H01L21/8238GK101521179SQ20081011073
公開日2009年9月2日 申請日期2008年5月28日 優(yōu)先權(quán)日2008年2月26日
發(fā)明者張?zhí)聿? 張裕東, 李東興, 楊明宗, 柯慶忠 申請人:聯(lián)發(fā)科技股份有限公司