專利名稱：具有鰭狀結(jié)構(gòu)的集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例大體涉及用于制造集成電路的方法、用于制造單元安4非(cell arrangement)的方法、集成電路、單元安朝卜、和存 儲模塊。
背景技術(shù)：
具有才艮據(jù)NAND連4妄結(jié)構(gòu)連4妄的作為基本存々者單元的多個鰭 狀場效應(yīng)晶體管(也稱作FinFET )的存儲單元安排適于高密度的數(shù) 據(jù)存儲。這種NAND存4諸單元安排具有一種效果在于包括多個源漏 串聯(lián)連接的存儲單元的所謂存儲單元串的存儲單元可以僅利用少 量接觸部(例如，對于具有32個存儲單元的存儲器串的兩個接觸 部)來進(jìn)行接觸。因此，基本上可以實(shí)現(xiàn)4FZ網(wǎng)格。然而，從大約30 nm (F=30 nm)的最小特征尺寸開始，需要 用光刻工藝來實(shí)現(xiàn)鰭狀部的小于15nm的最理想厚度。可以4吏用下 列工藝中的 一種或多種以亞光刻方式來制造這種厚度的鰭狀部，例 如,— 戶斤i胃光刻月交消;咸(trimming) —所謂"犧牲"氧化-隔離光刻工藝和該厚度的變化將導(dǎo)致顯著的串聯(lián)電 阻，并將因此劣化讀取時間，并且還由于讀取驗(yàn)證周期而間接劣化 了編禾呈時間。此外，在傳統(tǒng)工藝期間具有小于15 nm的厚度和在大約l |im 到大約2 |am的范圍內(nèi)長度的鰭狀部的足夠的機(jī)械穩(wěn)定性是不可靠 的。US 2006/0237777 Al描述了具有雙柵極的非易失性多位存儲單 元、制造方法、以及多位才乘作的方法。此外，DE 102 41 171 Al公開了對于具有由半導(dǎo)體材料制的多 個空間分離的鰭狀部的FINFET半導(dǎo)體存卡者器的字線和位線安排， 其中，每個鰭狀部均具有多個通道和4妄觸區(qū)。DE 10 2004 050 929 Al還描述了電荷捕獲存儲單元、電荷捕獲 存儲元件、及制造方法，其中，存儲單元安排在由半導(dǎo)體材料制成 的鰭狀部中，并且所述鰭狀部具有多個側(cè)壁和源極區(qū)和漏極區(qū)之間 的溝道區(qū)。此夕卜，US 2005/0242391 Al />開了兩位/四位SONOS閃存單元， 其中，通過利用介電材料物理隔離氮化物層和存儲層來阻止電荷遷 移。此夕卜，US 2007/0001173 Al描述了半導(dǎo)體結(jié)構(gòu)和相應(yīng)的制造方 法，其中，在硅膜上形成硬掩模材料。發(fā)明內(nèi)容在一個實(shí)施例中，提供了 一種用于制造具有單元安排的集成電 路的方法。該方法可以包括形成至少一個具有用于多個鰭狀場效應(yīng)晶體管的區(qū)域的半導(dǎo)體鰭狀結(jié)構(gòu)，其中，每個鰭狀場效應(yīng)晶體管的區(qū)域均包括具有第一鰭狀結(jié)構(gòu)寬度的第一區(qū)域、具有第二鰭狀結(jié) 構(gòu)寬度的第二區(qū)域，其中，第二鰭狀結(jié)構(gòu)寬度小于第一鰭狀結(jié)構(gòu)寬 度。鰭狀場效應(yīng)晶體管的多個第一區(qū)域和多個第二區(qū)域在半導(dǎo)體鰭 狀結(jié)構(gòu)的縱向上交替安排。該方法還可以包括在半導(dǎo)體鰭狀結(jié)構(gòu)的 第二區(qū)域上或上方形成多個電荷存儲區(qū)域。


附圖中，在所有不同視圖中相同的參考標(biāo)號通常表示相同的部 件。這些附圖不需要按比例繪制，而是通常將重點(diǎn)放在示出本發(fā)明 的原理。在以下描述中，參照附圖描述本發(fā)明的各個實(shí)施例，其中圖1示出了根據(jù)本發(fā)明實(shí)施例的制造單元的方法的流程圖； 程圖；圖3示出了根據(jù)本發(fā)明實(shí)施例的單元安排；圖4示出了才艮據(jù)本發(fā)明實(shí)施例的單元安排的截面圖；圖5A和圖5B示出了在其制造的第一階段處根據(jù)本發(fā)明實(shí)施 例的單元安^的俯^L圖(圖5A)和沿圖5A的第一剖面線A-A'的 截面圖(圖5B);圖6A和圖6B示出了在其制造的第二階段處根據(jù)本發(fā)明實(shí)施 例的單元安排的俯視圖(圖6A)和沿圖6A的第一剖面線A-A'的 截面圖(圖6B);圖7A至圖7C示出了在其制造的第三階段處根據(jù)本發(fā)明實(shí)施 例的單元安排的俯3見圖(圖7A)、和沿圖7A的第一剖面線A-A'的 截面圖(圖7B)、和沿圖7A的第二剖面線B-B'的截面圖(圖7C);圖8A和圖8B示出了在其制造的第四階段處根據(jù)本發(fā)明實(shí)施 例的單元安排的俯視圖(圖8A)和沿圖8A的第一剖面線A-A'的 截面圖(圖8B);圖9A和圖9B示出了在其制造的第五階段處根據(jù)本發(fā)明實(shí)施 例的單元安排的俯視圖(圖9A)和沿圖9A的第一剖面線A-A'的 截面圖(圖9B);圖IOA和圖IOB示出了在其制造的第六階段處根據(jù)本發(fā)明實(shí) 施例的單元安排的俯^L圖(圖IOA)和沿圖IOA的第一剖面線A-A' 的截面圖(圖IOB);圖IIA和圖IIB示出了在其制造的第七階段處根據(jù)本發(fā)明實(shí)施 例的單元安排的俯視圖(圖11A)和沿圖11A的第三剖面線C-C' 的截面圖(圖11B);以及圖12A和圖12B示出了根據(jù)本發(fā)明實(shí)施例的存儲模塊(圖12A) 和可堆疊存4諸模塊(圖12B )。
具體實(shí)施方式
本文中使用的術(shù)語"連接(connect)"和"耦合(couple)"旨 在分別包括直接和間4妄的連4妻和耦合。本發(fā)明的實(shí)施例大體涉及制造集成電路的方法、制造單元安排 的方法、制造單元的方法、集成電路、單元安排、單元、和存儲模 塊。在本發(fā)明的實(shí)施例中，提供了具有根據(jù)邏輯功能彼此連接的多個鰭狀場效應(yīng)晶體管(也稱作FinFET)的存^f諸單元安排。在本發(fā)明 的實(shí)施例中，根據(jù)NAND連接(例如，源漏串聯(lián)連接)使多個鰭狀 場效應(yīng)晶體管彼此連接，其中，鰭狀結(jié)構(gòu)(fin structure )可具有至 少一個包括多個鰭狀場效應(yīng)晶體管的鰭狀場效應(yīng)晶體管串。多個鰭 狀場效應(yīng)晶體管可以是一個晶體管的存儲單元，例如，非易失性存 儲單元或易失性存儲單元。邏輯鰭狀場效應(yīng)晶體管可用于任何類型 的處理器，例如，用于纟敖處理器或ASIC、或者另一類型的可編禾呈 或硬接線處理器。此外，在本發(fā)明的實(shí)施例中，由鰭狀場效應(yīng)晶體 管形成的存儲單元可以是單個位存儲單元和/或多位存儲單元。在本 發(fā)明的一個可選實(shí)施例中，由鰭狀場效應(yīng)晶體管形成的存+者單元可 以是單級存+者單元和/或多級存儲單元。盡管描述的實(shí)施例涉及NAND結(jié)構(gòu)，但可以在本發(fā)明的可選 實(shí)施例中提供鰭狀場效應(yīng)晶體管彼此之間任何類型的連接。如文中所使用的，術(shù)語"多位"存儲單元旨在包括例如被配置 為通過空間分隔的電荷存儲區(qū)或者電流傳導(dǎo)區(qū)來存儲多個位，從而 表示多個邏輯狀態(tài)的存儲單元。如文中所使用的，術(shù)語"多級"存儲單元旨在包括例如被配置 為通過根據(jù)存儲在存儲單元中的電荷量或者流過存儲單元的電流 量示出可區(qū)別電壓或電流等級來存+者多個位，/人而表示多個邏輯狀 態(tài)的存々者單元。在該描述的上下文中，可將"易失性存儲單元"理解為存儲數(shù) 據(jù)的存々者單元，該數(shù)據(jù)在存儲系統(tǒng)的電源電壓啟動期間(換句話i兌， 存儲系統(tǒng)被提供有電源電壓的狀態(tài))進(jìn)行更新。"非易失性存儲單元"可以被理解為即使其未被啟動也存儲數(shù) 據(jù)的存儲單元。在本發(fā)明的一個實(shí)施例中，例如，如果當(dāng)前未啟動 對存4諸單元的內(nèi)容的訪問，則存々者單元可以^皮理解為未啟動。在另 一個實(shí)施例中，例如，如果電源未啟動，則存儲單元可以被理解為 未啟動。此外，可以定期刷新存儲的凄t據(jù)，該刷新不是如"易失性 存小者單元，，的非常短的幾皮秒或納秒或毫秒，而是在幾小時、幾天、 幾周或幾個月的范圍內(nèi)。本發(fā)明的實(shí)施例提供了一種處理，其中，鰭狀結(jié)構(gòu)在例如形成 字線的區(qū)域內(nèi)局部變薄。以這種方式，增加了制造工藝中的機(jī)械穩(wěn)定性(例如，見圖8A-圖8B)。此外，在本發(fā)明的實(shí)施例中，可以 才是供低的亞閾值(sub-threshold)漏電流。圖3示出了根據(jù)本發(fā)明實(shí)施例的單元安排300。單元安排300是作為存儲裝置的一部分(通常，作為包括單元 安排300的電子裝置的一部分)的NAND存儲單元陣列300。NAND 存儲單元陣列300包括字線302 (通常為任意數(shù)量的字線302,在 本發(fā)明的一個實(shí)施例中，為1024條字線302 )和交叉的位線304(為 任意凄t量的位線304，在本發(fā)明的一個實(shí)施例中，為512條位線 304 )。NAND存儲單元陣列300包括多個NAND串306,每個NAND 串306都具有電荷捕獲存儲單元308 (例如，以下將更詳細(xì)描述的 電荷捕獲晶體管類型的存儲單元)。此外，可以在NAND串306中 設(shè)置任意數(shù)量的電荷捕獲存儲單元308，才艮據(jù)本發(fā)明的一個實(shí)施例 為32個電荷捕獲存儲單元308。以在可以^皮實(shí)現(xiàn)為場效應(yīng)晶體管的 源才及選擇4冊4及(source select gate ) 310和也可以;故實(shí)玉見為場效應(yīng)晶 體管的漏極選擇斥冊極(drain select gate ) 312之間源漏串聯(lián)連接電荷 捕獲存儲單元308。每個源極選擇柵極310均位于位線304和源極選擇線314的交叉點(diǎn)處。每個漏4及選擇柵4及312均位于位線304和 漏極選擇線316的交叉點(diǎn)處。每個源極選擇4冊極310的漏極均連接 到相應(yīng)NAND串306的第一電荷捕獲存々者單元308的源才及端。每個 源極選擇柵極310的源極均連接到公共源極線318。每個源極選擇 柵極310的控制柵320均連接到源極選擇線314。在本發(fā)明的一個實(shí)施例中，公共源極線318連接在兩個不同 NAND陣列的NAND串306的源才及選擇4冊才及310之間。因此，兩 個NAND陣列共用7>共源極線318。在本發(fā)明的一個實(shí)施例中，每個漏極選擇斥冊才及312的漏才及在漏 才及*接觸部322處連接到相應(yīng)NAND串306的位線304。每個漏才及選 擇4冊4及312的源才及均連4妄到相應(yīng)NAND串306的最后一個電荷捕獲 存儲單元308的漏極。在本發(fā)明的一個實(shí)施例中，至少兩個NAND 串306共用同 一漏極接觸部322。才艮據(jù)描述的實(shí)施例，每個電荷捕獲存々者單元308均包括源^L 324(例如，第一源才及/漏才及區(qū))、漏才及326(例如，第二源才及/漏才及區(qū))、 電荷存儲區(qū)328 (例如，介電層堆疊)、以及控制柵330 (例如，柵 極區(qū))。每個電荷捕獲存儲單元308的控制柵330均連接到各自的 字線302。 NAND存儲單元陣列300的列包括各NAND串306,以 及NAND存儲單元陣列300的行包括共同連接到各字線302的那些 電荷捕獲存儲單元308。在本發(fā)明的可選實(shí)施例中，單元安排300是NOR存儲單元陣 列300。在本發(fā)明的又一實(shí)施例中，可以根據(jù)任何其他適當(dāng)結(jié)構(gòu)來 安排單元安排300。圖4示出了^4居本發(fā)明的單元安排的截面圖400。才黃截面穿過字線302。如圖4所示，在諸如襯底的載體402上 形成單元安排300。在本發(fā)明的實(shí)施例中，碎于底(例如，晶片4于底)402可以由各種類型的半導(dǎo)體材料(包括硅、鍺、in族到v族)或者包含聚合物的其他類型的半導(dǎo)體材料制成，但在本發(fā)明的其他實(shí)施 例中，還可以使用其他適當(dāng)材料。在本發(fā)明的示例性實(shí)施例中，襯 底402由(摻雜或未摻雜的)硅制成，在本發(fā)明的可選實(shí)施例中， 襯底402是硅絕桑彖體(SOI)晶片。作為替換，任何其他適當(dāng)?shù)陌?導(dǎo)體材料均可用于襯底402，例如，諸如砷化鎵(GaAs)、磷化銦 (InP)的半導(dǎo)體化合物材料，還可以使用諸如銦鎵砷(InGaAs) 的任何適當(dāng)三元化合物半導(dǎo)體材料或四元化合物半導(dǎo)體材料。在本發(fā)明的實(shí)施例中，i殳置例如由石圭制成的多個半導(dǎo)體鰭狀結(jié) 構(gòu)404。每個半導(dǎo)體鰭狀結(jié)構(gòu)404均形成如參照圖3描述的各個 NAND串306。半導(dǎo)體鰭狀結(jié)構(gòu)404通過淺溝槽隔離(STI)結(jié)構(gòu) 406^皮此隔離。在本發(fā)明的實(shí)施例中，在半導(dǎo)體鰭狀結(jié)構(gòu)404上或 上方形成電荷存儲區(qū)408。在本發(fā)明的一個實(shí)施例中，電荷存儲區(qū) 408是多個層的層堆疊。在本發(fā)明的一個實(shí)施例中，電荷存儲區(qū)408是浮4冊層結(jié)構(gòu)。在本發(fā)明的另一實(shí)施例中，電荷存儲區(qū)408是電荷捕獲層結(jié)構(gòu)。 在本發(fā)明的一個實(shí)施例中，電荷捕獲層結(jié)構(gòu)包括介電層堆疊，其包 ^:相互堆疊形成的至少兩個介電層，其中，電荷載流子(charge carrier)在至少兩個介電層的至少一個中^皮捕獲。作為實(shí)例，電荷選擇的一種或多種材料構(gòu)成的電荷捕獲層氧化鋁(A1203)，氧化 ^L(Y203)，氧化鉿(Hf02)，氧化鑭(La02)，氧化鋯(Zr02)，非 晶硅(a-Si),氧化鉭(Ta20s),氧化鈦(Ti02 )，和/或鋁酸鹽。鋁 酸鹽的一個實(shí)例是成分鋁、鋯和氧的合金(AlZrO )。在本發(fā)明的一 個實(shí)施例中，電荷捕獲層結(jié)構(gòu)包括介電層堆疊，該介電層堆疊包括相互堆疊形成的三個介電層，例如，第一氧化物層(例如，氧化石圭)、 在第一氧化層上作為電荷捕獲層的氮化物層(例如，氮化硅)、以 及在氮化物層上的第二氧化物層(例如，氧化石圭或氧化鋁)。這種類型的介電層堆疊還^皮稱作ONO層堆疊。在本發(fā)明的可選實(shí)施例 中，電荷捕獲層結(jié)構(gòu)包括相互堆疊形成的兩個、四個、甚至更多的 介電層。此外，在電荷存儲區(qū)408上或上方設(shè)置字線302,作為導(dǎo)電結(jié) 構(gòu)。字線302還包括各個存儲單元晶體管(例如，電荷捕獲存儲單 元308)的初H及區(qū)?，F(xiàn)在參照圖1,將更詳細(xì)地描述根據(jù)本發(fā)明實(shí)施例的制造單元 的方法100。在102處，形成具有用于至少一個鰭狀場效應(yīng)晶體管的區(qū)域(諸 如有源區(qū))的半導(dǎo)體鰭狀結(jié)構(gòu)。如以下更詳細(xì)描述的，鰭狀場效應(yīng) 晶體管的區(qū)域包括具有第一鰭狀結(jié)構(gòu)寬度的第一區(qū)域(例如，第一 場效應(yīng)晶體管區(qū))以及具有第二鰭狀結(jié)構(gòu)寬度的第二區(qū)域(例如， 第二鰭狀場效應(yīng)晶體管區(qū))。第二鰭狀結(jié)構(gòu)寬度小于第一鰭狀結(jié)構(gòu) 寬度，換句話說，與第一區(qū)域相比，第二區(qū)域在半導(dǎo)體鰭狀結(jié)構(gòu)的 縱向上變薄(例如，局部變薄)。在本發(fā)明的一個實(shí)施例中，第二 區(qū)域在半導(dǎo)體鰭狀結(jié)構(gòu)縱向上具有延伸部，其基本上等于鰭狀場效 應(yīng)晶體管的介電電荷捕獲堆疊的物理厚度。在本發(fā)明的一個實(shí)施例 中，第二區(qū)域在半導(dǎo)體鰭狀結(jié)構(gòu)的縱向上具有等于單元例如鰭狀場 效應(yīng)晶體管的單元的柵極長度的長度。在本發(fā)明的一個實(shí)施例中， 通過以基于光刻或蝕刻或消減或者氧化的方式減小絕緣層的寬度 來形成半導(dǎo)體鰭狀結(jié)構(gòu)。因此，字線具有更大的空間，從而可以獲 得更大的柵極長度。在104處，在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū)域上或上方形成(例如， 沉積、例如通過〗匕學(xué)汽相^L積(CVD )工藝或物理汽相;冗積(PVD ) 工藝)電荷存儲區(qū)。在106處，可選地，在電荷存儲區(qū)上或上方(例如，沉積，例 如通過CVD工藝或PVD工藝)形成導(dǎo)電結(jié)構(gòu)(例力。，包4舌鰭狀場 歲丈應(yīng)晶體管的棚—及區(qū))。現(xiàn)在參照圖2，將更詳細(xì)地描述根據(jù)本發(fā)明實(shí)施例的制造單元 安排的方法200 (在本發(fā)明的可選實(shí)施例中，制造具有單元安排的 集成電路的方法)。在202處，形成具有用于多個鰭狀場效應(yīng)晶體管的區(qū)i或(例如， 有源區(qū))的至少一個半導(dǎo)體鰭狀結(jié)構(gòu)。每個鰭狀場效應(yīng)晶體管的該 區(qū)域均包括具有第一鰭狀結(jié)構(gòu)寬度的第一區(qū)域(例如，第一場效應(yīng) 晶體管區(qū)域)和具有第二鰭狀結(jié)構(gòu)寬度的第二區(qū)域(例如，第二場 效應(yīng)晶體管區(qū)域)。第二鰭狀結(jié)構(gòu)寬度小于第一鰭狀結(jié)構(gòu)寬度，換 句話說，與第一區(qū)域相比，第二區(qū)域在半導(dǎo)體鰭狀結(jié)構(gòu)的縱向上變 薄(例如，局部變薄)。在本發(fā)明的一個實(shí)施例中，第二區(qū)域在半 導(dǎo)體鰭狀結(jié)構(gòu)縱向上具有延伸部，其基本上等于鰭狀場效應(yīng)晶體管 的柵極長度。在204處，在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū)域上或上方形成(例如， 沉積，例如通過CVD或ALCVD工藝，或者通過PVD工藝或者通 過熱氧化)多個電荷存儲區(qū)(應(yīng)當(dāng)注意，該實(shí)施例不同于圖l所示 的實(shí)施例之處在于，在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū)域上或上方形成多 個電荷存儲區(qū)，其中，在圖l所示的實(shí)施例中，在半導(dǎo)體鰭狀結(jié)構(gòu) 的第二區(qū)域上或上方形成一個電荷存儲區(qū))。在206處，可選地，在多個電荷存々者區(qū)上或上方形成(例如， 沉積，例如通過CVD工藝或PVD工藝)多個導(dǎo)電結(jié)構(gòu)(應(yīng)當(dāng)注意， 該實(shí)施例不同于圖l所示的實(shí)施例之處在于，在半導(dǎo)體鰭狀結(jié)構(gòu)的 第二鰭狀場效應(yīng)晶體管區(qū)上或上方形成多個導(dǎo)電結(jié)構(gòu)，其中，在圖1所示的實(shí)施例中，在電荷存儲區(qū)上或上方形成一個導(dǎo)電結(jié)構(gòu))。在本發(fā)明的一個實(shí)施例中，可以緊鄰半導(dǎo)體鰭狀結(jié)構(gòu)形成附加 半導(dǎo)體鰭狀結(jié)構(gòu)，其中，半導(dǎo)體鰭狀結(jié)構(gòu)和附加半導(dǎo)體鰭狀結(jié)構(gòu)基本上;f皮此平4于地延伸。通常，可以;波此相鄰i也形成4壬意H量的半導(dǎo) 體鰭狀結(jié)構(gòu)(例如，幾十、幾百、幾千、或幾百萬)。在圖3和圖4 所示的實(shí)施例中，示出了四個半導(dǎo)體鰭狀結(jié)構(gòu)，其中，每個半導(dǎo)體 鰭狀結(jié)構(gòu)形成各自的NAND串306。在本發(fā)明的一個實(shí)施例中，可以通過形成4皮此相鄰的半導(dǎo)體鰭 狀部和附加半導(dǎo)體鰭狀部來形成半導(dǎo)體鰭狀結(jié)構(gòu)和附加半導(dǎo)體鰭 狀結(jié)構(gòu)，其中，半導(dǎo)體鰭狀部和附加半導(dǎo)體鰭狀部基本4皮此平行地 延伸，并且其中，在半導(dǎo)體鰭狀部和附加半導(dǎo)體鰭狀部之間形成空 腔。此外，在空腔中(例如，沉積，例如通過CVD工藝或PVD工 藝)形成填充材料。在本發(fā)明的一個實(shí)施例中，氧化物(例如，氧 4b^圭，例如原石圭酸四乙酯(tetraethyl orthosilicate, TEOS))可以4皮 用作填充材料。此外，如下更詳細(xì)描述的，在半導(dǎo)體鰭狀部和附加半導(dǎo)體鰭狀 部的上表面以及填充材料(諸如氮化物，例如，氮化硅(Si3N") 上形成絕緣層。然后，圖樣化絕緣層，以在第二鰭狀場效應(yīng)晶體管 區(qū)域中露出半導(dǎo)體鰭狀部和附加半導(dǎo)體鰭狀部的上表面。在本發(fā)明的 一個實(shí)施例中，第二鰭狀場效應(yīng)晶體管區(qū)域中的半 導(dǎo)體鰭狀部和附加半導(dǎo)體鰭狀部可以變薄。因此，在本發(fā)明的一個實(shí)施例中，那些區(qū)域中的半導(dǎo)體鰭狀部和附加半導(dǎo)體鰭狀部局部變 薄，其中，將形成柵卄及區(qū)和字線。在本發(fā)明的實(shí)施例中，通過諸如濕蝕刻的蝕刻(選擇性蝕刻) 相對于絕緣層來選擇性地執(zhí)行半導(dǎo)體鰭狀結(jié)構(gòu)和附加半導(dǎo)體鰭狀 結(jié)構(gòu)的變薄。如下更詳細(xì)描述的，在本發(fā)明的一個實(shí)施例中，可以〗吏用4裏嵌 (damascene)工藝(在本發(fā)明的一個實(shí)施例中，使用自調(diào)節(jié)鑲嵌工 藝)來形成多個導(dǎo)電結(jié)構(gòu)。接下來，去除絕緣層的剩余部分(在圖樣化之后)，從而露出 導(dǎo)電結(jié)構(gòu)和鰭狀部的側(cè)壁。此外，(例如，使用硼離子(B離子)或者砷離子(As離子)) 執(zhí)行離子注入工藝，從而在半導(dǎo)體鰭狀部和附加半導(dǎo)體鰭狀部的露 出部分中注入摻雜原子，從而在半導(dǎo)體鰭狀結(jié)構(gòu)和附加半導(dǎo)體鰭狀 結(jié)構(gòu)中形成源才及/漏才及區(qū)i或。在本發(fā)明的一個實(shí)施例中，在導(dǎo)電結(jié)構(gòu)的露出側(cè)壁上形成絕緣 隔離物。圖5A和圖5B示出了在其制造的第一階段根據(jù)本發(fā)明實(shí)施例 的單元安排500的俯視圖502 (圖5A)和沿圖5A的第一剖面線 A-A'的截面圖504 (圖5B )。從SOI晶片(例如，具有硅襯底512、硅襯底512上的氧化硅 層510 ( Si02層)和氧化石圭層510上的薄石圭層)開始，^使用光刻工 藝和蝕刻工藝(例如使用KOH作為蝕刻劑的濕蝕刻工藝)，在薄硅層中形成鰭狀部506。如圖5B所示，在鰭狀部506之間形成例如 溝槽508形式的空腔。應(yīng)當(dāng)注意，為了更好地理解描述，雖然在圖5A和圖5B中僅 示出了兩個鰭狀部，^旦可以在單元安排500中i殳置任意ft量的鰭狀 部。圖6A和圖6B示出了在其制造的第二階段處根據(jù)本發(fā)明實(shí)施 例的單元安排600的俯^L圖602 (圖6A)和沿圖6A的第一剖面線 A-A'的截面圖604 (圖6B)。然后，在本發(fā)明的一個實(shí)施例中，；冗積(例如，使用CVD工 藝)氧化物(例如，原石圭酸四乙酯(tetraethyl orthosilicate, TEOS ))， 例如，高密度等離子體(HDP)氧化物(例如，HDPTEOS))，從 而填充并且可能過量填充溝槽508。在本發(fā)明的可選實(shí)施例中，前 端線(FEOL)兼容絕纟彖材料可用于填充諸如溝槽508的空腔。在 本發(fā)明的一個實(shí)施例中，可使用諸如SiLK或者多孔玻璃的低k介 電材料。然后，通過諸如化學(xué)機(jī)械拋光(CMP)工藝的平面化工藝 來去除溝槽的過量填充材沖+,從而露出鰭狀部506的上表面并形成 淺溝槽隔離(STI) 606。應(yīng)當(dāng)注意，圖6A示出了在執(zhí)行CMP工藝 之前的單元安排600。圖7A至圖7C示出了在其制造的第三階^殳處根據(jù)本發(fā)明實(shí)施 例的單元安^非700的俯^L圖702 (圖7A)、和沿圖7A的第一剖面 線A-A'的截面圖704 (圖7B )、和沿圖7A的第二剖面線B-B'的截 面圖706 (圖7C )。在以下處理中，在圖6A和圖6B所示的單元安排600的上表 面上(例如，通過CVD工藝或PVD工藝)沉積氮化物(例如，氮 化硅)。然后，例如在光刻工藝和蝕刻工藝中，使用線掩模在單元安排的區(qū)域上方，特別是稍后將在其中形成鰭狀場效應(yīng)晶體管的源漏區(qū)的鰭狀部506中，形成條狀氮化物部708。通過蝕刻剩余條狀 氮化物部708之間的氮化物部分，露出鰭狀部506的一部分和在鰭 狀部506之間的氧化物。在本發(fā)明的一個實(shí)施例中，露出鰭狀部506 的那些區(qū)域，其中，將形成之后將更詳細(xì)描述的電荷存儲區(qū)和字線 302。在本發(fā)明的實(shí)施例中，露出鰭狀部506的那些區(qū)域，其中， 響應(yīng)于(經(jīng)由字線304 )將適當(dāng)電壓施加到字線302和源才及/漏才及區(qū) 來形成場歲文應(yīng)晶體管的溝道。然后，例如使用諸如選擇性干蝕刻工藝的干蝕刻工藝來去除氧 化物的露出區(qū)i或的氧化物，該干蝕刻工藝對鰭狀部506的材沖+進(jìn)4亍 充分選擇，使得當(dāng)去除氧化物時，不去除或基本不去除鰭狀部506 的材沖+。在本發(fā)明的一個實(shí)施例中，去除大約30%到大約70%的氧 化物(例如，大約40°/。到大約60% (例如，大約45°/。到大約55% (例如，大約50%)))。圖8A和圖8B示出了在其制造的第四階段處根據(jù)本發(fā)明實(shí)施 例的單元安排800的俯^L圖802 (圖8A)和沿圖8A的第一剖面線 A-A'的截面圖804 (圖8B )。然后，4吏鰭狀部506的露出區(qū)^^局部變薄(例如，4又在將形成 的字線302的區(qū)域內(nèi))，從而形成鰭狀部506的變薄區(qū)806。仍由條 狀氮化物部708覆蓋的鰭狀部506的那些部分未變薄。可以卩吏用4壬 何適當(dāng)工藝來執(zhí)行變薄。在本發(fā)明的一個實(shí)施例中，使用以下工藝中的一種來執(zhí)行變薄。-所謂光刻月交消減一所謂"犧牲"氧化_ 隔離4勿光刻工藝(spacer lithography process )一 々蟲刻在本發(fā)明的一個實(shí)施例中，使用諸如KOH蝕刻工藝(例如， 4吏用四曱基氬氧化氨(ammonium hydroxide, TMAH )或膽石咸 (choline))的選擇性蝕刻(相對于氧化物的選擇性)來執(zhí)4于變薄。 示例性:i也，變薄工藝可以浮皮理解為在期望的局部區(qū)域中的鰭狀部 506的后變薄(post-thinning )。通過執(zhí)行該步驟，通過具有鰭狀部 寬度F (最小特征尺寸)的鰭狀部506 (其不變薄)的相鄰較厚區(qū) 域來機(jī)械地對鰭狀部506的每個變薄區(qū)域進(jìn)行阱錨定(well anchored )。此外，與在鰭狀部的整個長度范圍內(nèi)變薄的情況相比， 這種方式減小了串聯(lián)電阻。由于在本發(fā)明的 一 個實(shí)施例中用于蝕刻諸如硅的鰭狀材料的 蝕刻率取決于鰭狀材料晶體(其可以是單晶體)的晶體取向，因此 在設(shè)計(jì)單元安排過程中考慮了這種情況。在本發(fā)明的實(shí)施例中，根 據(jù)米勒指數(shù)將鰭狀部的材料定向到<100>方向或者<110>方向。圖9A和圖9B示出了在其制造的第五階段處根據(jù)本發(fā)明實(shí)施 例的單元安排900的俯^L圖902 (圖9A)和沿圖9A的第一剖面線 A-A'的截面圖卯4 (圖9B )。4妄下來，在STI 606的露出區(qū)i或以及鰭^l犬部506的變薄部806 的露出側(cè)壁和露出表面上形成電荷存儲層堆疊906 (例如電荷捕獲 層堆疊卯6)。在本發(fā)明的一個實(shí)施例中，形成氧化物-氮化物-氧化 物(ONO)層堆疊，作為電荷捕獲層堆疊906。在本發(fā)明的實(shí)施例中，如下形成ONO層堆疊在STI 606的露出區(qū)和鰭狀部506的變薄部分806的露出側(cè)壁 和露出表面上形成(例如，沉積，例力口，熱生長或4吏用CVD工藝 或PVD工藝)第一介電層。第一介電層厚度可以在大約1.5 nm至 大約7nm的范圍內(nèi)(例力口，大約2nm至大約6nm的范圍內(nèi)，例 如，大約3.5 nm至大約4.5 nm的范圍內(nèi)，例如，大約4 nm )。在本 發(fā)明的一個實(shí)施例中，盡管在本發(fā)明的可選實(shí)施例中，第一介電層 是諸如氧化硅的氧化物，但可以使用具有比諸如Si02或其組合物更 高的介電常數(shù)的材料的其他適當(dāng)材料。然后，在第一介電層上沉積上述電荷捕獲層。電荷捕獲層的厚 度可以在大約3 nm至大約7 nm的范圍內(nèi)，例如，大約4 nm至大 約6 nm的范圍內(nèi)，例:^ ，大約5 nm。接下來，在電荷捕獲層上沉積第二介電層。在特定實(shí)施例中， 第二介電層由T者如氧化石圭(Si02 )或氧化鋁(A1203 )的氧化物構(gòu)成。 任何其他適當(dāng)?shù)慕殡姴牧?特別是任何其他適當(dāng)?shù)难趸?都可用 作第二介電層的材料。第二介電層的厚度可以在大約5 nm至大約 15 nm的范圍內(nèi)，諸如大約7 nm至大約13 nm的范圍內(nèi)，例如，在 大約8 nm至大約12 nm的范圍內(nèi)，例3cr，在大約9 nm至大約11 nm 的范圍內(nèi)，例如，大約10nm。圖IOA和圖10B示出了在其制造的第六階段處根據(jù)本發(fā)明實(shí) 施例的單元安排1000的俯^L圖1002 (圖10A)和沿圖10A的第一 剖面線A-A'的截面圖1004 (圖IOB)。然后，利用諸如多晶硅、金屬(例如，諸如硅鴒化(tungsten salicide， WSi)和石圭4匕4太(titanium salicide, TiSi)的石圭4t4勿，或者 i者^口IU匕鉭(tantalum nitride, TaN )和IU匕4太(titanium nitride, TiN )的雙金屬)的導(dǎo)電材料或者4壬何其他適當(dāng)?shù)膶?dǎo)電材并+來填充且可以過量填充條狀氮化物部708之間的條狀凹槽。該工藝示例性對應(yīng)于 用于形成字線302的鑲嵌工藝。然后，通過CMP工藝來去除過量 填充凹槽的導(dǎo)電材料，并在條狀氮化物部708的上表面上停止。在 本發(fā)明的一個實(shí)施例中，由于導(dǎo)電材料被填充到條狀凹槽中，因此 鑲嵌工藝是自調(diào)節(jié)的。圖IIA和圖11B示出了在其制造的第七階^殳處根據(jù)本發(fā)明實(shí)施 例的單元安排1100的俯視圖1102 (圖11A)和沿圖11A的第三剖 面線C-C'的截面圖1104 (圖IIB)。在形成字線302之后，去除條狀氮化物部708。通過去除條狀 氮化物部708,露出字線302和電荷存^f諸區(qū)卯6的側(cè)壁。然后在字 線302和電荷存儲區(qū)906的露出側(cè)壁處形成隔離物1106。在本發(fā)明 的一個實(shí)施例中，由i者如氧化石圭的氧化物來構(gòu)成隔離物1106。在本 發(fā)明的一個實(shí)施例中，通過首先在如圖IOA和圖IOB所示的單元安 排1000的整個表面上沉積間隔材料作為一層，接下來執(zhí)行隔離物 々蟲刻工藝(例3口 ， i者力口反應(yīng)離子々蟲刻工藝(reactive ion etching process, RIE)的各向異性蝕刻工藝)來形成隔離物1106,從而露 出鰭狀部506的一些部分，其中，將形成場效應(yīng)晶體管的源極/漏極 區(qū)。然后，(例如，使用硼離子(B離子)或者砷離子(As離子)) 執(zhí)行離子注入工藝，從而將摻雜原子注入到鰭狀部506的露出部分， 從而在鰭狀部506中形成源極/漏極區(qū)1108。然后，執(zhí)行用于完成單元安排(例如，存儲單元安排)的傳統(tǒng) 工藝，例如，諸如布線、封裝等的后端線工藝(Back-End-Of-Line process, BECXL )。在本發(fā)明的可選實(shí)施例中，例如可以通過諸如濕蝕刻(其將選擇字線)或者干蝕刻(例如，反應(yīng)離子蝕刻(RIE))的蝕刻來去除 沉積到鰭狀部506的側(cè)壁上的電荷存^f諸層堆疊906的至少一些部 分。如圖12A和圖12B所示，在一些實(shí)施例中，可以以才莫塊形式 來使用如上所述的存儲裝置。在圖12A中，示出了存儲模塊1200, 其中，在襯底1202上安排一個或多個存儲裝置1204。存儲裝置1204 可以包括多個存儲單元，存儲單元中的每一個均使用根據(jù)本發(fā)明實(shí) 施例的存儲元件。存儲模塊1200還可以包括一個或多個電子裝置 1206，其可以包括存々者器、處理電路、控制電^各、選址電路、總線 互連電路、或者在才莫塊上可以與諸如存〗諸裝置1204的存々者裝置相 結(jié)合的其他電路或電子裝置。此外，存儲模塊1200包括多個電連 接部1208,其可用于將存儲模塊1200連接到其他電子元件(包括 其他模塊)。如圖12B所示，在一些實(shí)施例中，這些才莫塊可以是可堆疊的， 以形成堆疊1250。例如，可堆疊存々者才莫塊1252可包括安排在可堆 疊4于底1254上的一個或多個存4諸裝置1256。存4諸裝置1256包括利 用根據(jù)本發(fā)明實(shí)施例的多個存儲元件的多個存儲單元?？啥询B存儲 模塊1252還可以包括一個或多個電子裝置1258，其可以包括存儲 器、處理電路、控制電路、選址電路、總線互連電路、或者在才莫塊 上可以與諸如存儲裝置1256的存儲裝置相結(jié)合的其他電路或電子 裝置。多個電連接部1260可用于將可堆疊存儲才莫塊1252與堆疊 1250中的其他模塊，或與其它電子裝置相連接。堆疊部1250中的 其他才莫塊可包括與上述可堆疊存儲才莫塊1252相似的附加可堆疊存 儲模塊，或者其他類型的可堆疊存儲模塊，例如，可堆疊處理模塊、 控制模塊、通信模塊、或者包括電子組件的其他模塊。在一個實(shí)施例中，提供了一種用于制造具有單元安排的集成電 路的方法。該方法可以包4舌形成具有用于多個鰭狀場效應(yīng)晶體管的 區(qū)域的至少一個半導(dǎo)體鰭狀結(jié)構(gòu)，其中，每個鰭狀場效應(yīng)晶體管的區(qū)域均包括具有第一鰭狀結(jié)構(gòu)寬度的第一區(qū)域、具有第二鰭狀結(jié) 構(gòu)寬度的第二區(qū)域，其中，第二鰭狀結(jié)構(gòu)寬度小于第一鰭狀結(jié)構(gòu)寬 度。鰭狀場效應(yīng)晶體管的第 一區(qū)域和第二區(qū)域在半導(dǎo)體鰭狀結(jié)構(gòu)的 縱向上交替安排。該方法還可以包括在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū)域 上或上方形成多個電荷存儲區(qū)。在該實(shí)施例的實(shí)例中，該方法還可以包括在多個電荷存儲區(qū)上 或上方形成多個導(dǎo)電結(jié)構(gòu)。在該實(shí)施例的另 一實(shí)例中，僅在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū)域上 或上方形成多個電荷存儲區(qū)。在該實(shí)施例的又一實(shí)例中，該方法還可以包括緊鄰半導(dǎo)體鰭狀 結(jié)構(gòu)形成附加半導(dǎo)體鰭狀結(jié)構(gòu)，其中，該半導(dǎo)體鰭狀結(jié)構(gòu)和附加半 導(dǎo)體鰭狀結(jié)構(gòu)基本彼此平行地延伸。在該實(shí)施例的又一實(shí)例中，形成半導(dǎo)體鰭狀結(jié)構(gòu)和附加半導(dǎo)體 鰭狀結(jié)構(gòu)可以包括；波此相鄰地形成半導(dǎo)體鰭狀部和附加半導(dǎo)體鰭 狀部，其中，半導(dǎo)體鰭狀部和附加半導(dǎo)體鰭狀部基本;f皮此平;f亍i也延 伸，其中，在半導(dǎo)體鰭狀部和附加半導(dǎo)體鰭狀部之間形成空腔，并 在空腔中形成填充材料。在該實(shí)施例的又一實(shí)例中，填充材坤+包括氧化物。在該實(shí)施例的又一實(shí)例中，形成半導(dǎo)體鰭狀結(jié)構(gòu)和附加半導(dǎo)體 鰭狀結(jié)構(gòu)還可以包括在半導(dǎo)體鰭狀部和附加半導(dǎo)體鰭狀部的上表面以及填充材料上形成絕緣層，并且圖樣化絕緣層，以露出第二區(qū) 域中的半導(dǎo)體鰭狀部和附加半導(dǎo)體鰭狀部的上表面。在該實(shí)施例的又一實(shí)例中，形成半導(dǎo)體鰭狀結(jié)構(gòu)和附加半導(dǎo)體鰭狀結(jié)構(gòu)還可以包4舌以光刻、蝕刻、消減、或基于氧化的方式來 減小絕緣層的寬度。在該實(shí)施例的又一實(shí)例中，形成半導(dǎo)體鰭狀結(jié)構(gòu)和附加半導(dǎo)體 鰭狀結(jié)構(gòu)還可以包括使第二區(qū)域中的半導(dǎo)體鰭狀部和附加半導(dǎo)體 鰭習(xí)犬部變薄。在該實(shí)施例的又一實(shí)例中，相對于絕緣層選擇性地扭j于使半導(dǎo) 體鰭狀結(jié)構(gòu)和附加半導(dǎo)體鰭狀結(jié)構(gòu)變薄。在該實(shí)施例的又一實(shí)例中，通過蝕刻來扭^^吏半導(dǎo)體鰭狀結(jié)構(gòu) 和附加半導(dǎo)體鰭狀結(jié)構(gòu)變薄。在該實(shí)施例的又一實(shí)例中，在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū)域上或 上方形成多個電荷存儲區(qū)可以包括在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū)域 上或上方沉積多個電荷存儲層結(jié)構(gòu)。在該實(shí)施例的又一實(shí)例中，在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū)域上或 上方形成多個電荷存儲區(qū)還可以包括在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū) 域上或上方形成多個浮4冊層結(jié)構(gòu)。在該實(shí)施例的又一實(shí)例中，在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū)域上或 上方形成多個電荷存儲區(qū)還可以包括在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū) 域上或上方形成多個電荷捕獲層結(jié)構(gòu)。在該實(shí)施例的又一實(shí)例中，使用鑲嵌工藝來形成在多個電荷存 儲區(qū)上或上方的多個導(dǎo)電結(jié)構(gòu)。在該實(shí)施例的又一實(shí)例中，該方法還可以包4舌去除絕蟲彖層，從 而露出導(dǎo)電結(jié)構(gòu)和鰭狀部的側(cè)壁。在該實(shí)施例的又一 實(shí)例中，該方法還可以包括在半導(dǎo)體鰭狀部 和附加半導(dǎo)體鰭狀部的露出部分中注入摻雜原子，從而在半導(dǎo)體鰭 狀結(jié)構(gòu)和附加半導(dǎo)體鰭狀結(jié)構(gòu)中形成源才及/漏才及區(qū)。在該實(shí)施例的又一 實(shí)例中，該方法還可以包4舌在導(dǎo)電結(jié)構(gòu)的露 出側(cè)壁上形成絕緣隔離物。在另一實(shí)施例中，提供了一種具有單元安排的集成電路。該單 元安排可以包括具有用于多個鰭狀場效應(yīng)晶體管的區(qū)域的至少一 個半導(dǎo)體鰭狀結(jié)構(gòu)，其中，每個鰭狀場效應(yīng)晶體管的區(qū)域均包括具 有第一鰭狀結(jié)構(gòu)寬度的第一區(qū)域、具有第二鰭狀結(jié)構(gòu)寬度的第二區(qū) 域，其中，第二鰭狀結(jié)構(gòu)寬度小于第一鰭狀結(jié)構(gòu)寬度，并且其中， 鰭狀場效應(yīng)晶體管的第 一 區(qū)域和第二區(qū)域在半導(dǎo)體鰭狀結(jié)構(gòu)的縱 向上交替安排。單元安排還可以包括在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū)域 上或上方的多個電荷存儲區(qū)。在該實(shí)施例的實(shí)例中，集成電路還可以包括在多個電荷存儲區(qū) 上或上方的多個導(dǎo)電結(jié)構(gòu)。在該實(shí)施例的另 一 實(shí)例中，4又在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū)域上 或上方形成多個電荷存儲區(qū)。在該實(shí)施例的又一 實(shí)例中，多個導(dǎo)電結(jié)構(gòu)可以包4舌多條字線。在該實(shí)施例的又一 實(shí)例中，多條字線是相對于第二區(qū)域自對準(zhǔn)的字線。在該實(shí)施例的又一 實(shí)例中，半導(dǎo)體鰭狀結(jié)構(gòu)由硅制成。在該實(shí)施例的又一實(shí)例中，在半導(dǎo)體材料的<100>方向或<110>方向上形成半導(dǎo)體鰭狀結(jié)構(gòu)。在該實(shí)施例的又一實(shí)例中，單元安排還可以包括隔離物，設(shè)置 在半導(dǎo)體鰭狀結(jié)構(gòu)的橫向上在多個導(dǎo)電結(jié)構(gòu)側(cè)壁的至少一部分上。根據(jù)本發(fā)明的另一實(shí)施例，提供了一種存儲模塊。該存儲模塊 可以包括多個集成電路，其中多個集成電路中的至少一個集成電路包括單元安排。單元安排可以包括具有用于多個鰭狀場效應(yīng)晶體 管的區(qū)域的半導(dǎo)體鰭狀結(jié)構(gòu)，其中，鰭狀場效應(yīng)晶體管的區(qū)域包括 具有第一鰭狀結(jié)構(gòu)寬度的第一區(qū)域、具有第二鰭狀結(jié)構(gòu)寬度的第二區(qū)域，其中，第二鰭狀結(jié)構(gòu)寬度小于第一鰭狀結(jié)構(gòu)寬度。鰭狀場效 應(yīng)晶體管的第 一 區(qū)域和第二區(qū)域在半導(dǎo)體鰭狀結(jié)構(gòu)的縱向上交替 安排。單元安排還可以包括設(shè)置在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū)域上或 上方的多個電荷存儲區(qū)。在該實(shí)施例的實(shí)例中，存儲模塊是可堆疊存儲模塊，其中，至 少 一些集成電蹈一皮此堆疊。盡管已經(jīng)參照具體實(shí)施例示出并描述了本發(fā)明，^f旦是應(yīng)該理 解，在不背離如所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況 下，本領(lǐng)域的技術(shù)人員可以進(jìn)行形式和細(xì)節(jié)上的各種改變。因此，本發(fā)明的范圍由所附權(quán)利要求表明，并且旨在包括在權(quán)利要求的等 價物的意義和范圍中進(jìn)行的所有改變。
權(quán)利要求
1.一種用于制造具有單元安排的集成電路的方法，所述方法包括形成具有用于多個鰭狀場效應(yīng)晶體管的區(qū)域的至少一個半導(dǎo)體鰭狀結(jié)構(gòu)，其中，每個鰭狀場效應(yīng)晶體管的所述區(qū)域包括第一區(qū)域，具有第一鰭狀結(jié)構(gòu)寬度；第二區(qū)域，具有第二鰭狀結(jié)構(gòu)寬度；其中，所述第二鰭狀結(jié)構(gòu)寬度小于所述第一鰭狀結(jié)構(gòu)寬度；其中，所述鰭狀場效應(yīng)晶體管的多個所述第一區(qū)域和多個所述第二區(qū)域在所述半導(dǎo)體鰭狀結(jié)構(gòu)的縱向上交替安排；在所述半導(dǎo)體鰭狀結(jié)構(gòu)的所述第二區(qū)域上或上方形成多個電荷存儲區(qū)。
2. 根據(jù)權(quán)利要求1所述的方法，還包括在所述多個電荷存儲區(qū) 上或上方形成多個導(dǎo)電結(jié)構(gòu)。
3. 根據(jù)權(quán)利要求1所述的方法，其中，僅在所述半導(dǎo)體鰭狀結(jié)構(gòu) 的所述第二區(qū)域上或上方形成所述多個電荷存儲區(qū)。
4. 才艮據(jù)權(quán)利要求1所述的方法，還包括鄰近所述半導(dǎo)體鰭狀結(jié) 構(gòu)形成附加半導(dǎo)體鰭狀結(jié)構(gòu)，其中，所述半導(dǎo)體鰭狀結(jié)構(gòu)和所 述附加半導(dǎo)體鰭狀結(jié)構(gòu)基本4皮此平行地延伸。
5. 4艮據(jù)權(quán)利要求4所述的方法，其中，形成所述半導(dǎo)體鰭狀結(jié)構(gòu) 和所述附加半導(dǎo)體鰭狀結(jié)構(gòu)包括-波此鄰近地形成半導(dǎo)體鰭狀部和附加半導(dǎo)體鰭狀部，其 中，所述半導(dǎo)體鰭狀部和所述附加半導(dǎo)體鰭狀部基本4皮此平4亍 地延伸，其中，在所述半導(dǎo)體鰭狀部和所述附加半導(dǎo)體鰭狀部 之間形成空月空；以及在所述空腔中形成填充材料。
6. 根據(jù)權(quán)利要求5所述的方法，其中，所述填充材料包括氧化物。
7. 根據(jù)權(quán)利要求5所述的方法，其中，形成所述半導(dǎo)體鰭狀結(jié)構(gòu) 和所述附加半導(dǎo)體鰭狀結(jié)構(gòu)還包括在所述半導(dǎo)體鰭狀部和所述附加半導(dǎo)體鰭狀部的上表面 以及所述填充材料上形成絕緣層；以及圖樣化所述絕緣層，以在所述第二區(qū)域中露出所述半導(dǎo) 體鰭狀部和所述附加半導(dǎo)體鰭狀部的上表面。
8. 根據(jù)權(quán)利要求7所述的方法，其中，形成所述半導(dǎo)體鰭狀結(jié)構(gòu) 和所述附加半導(dǎo)體鰭狀結(jié)構(gòu)還包括以光刻、蝕刻、消減、或基于氧化的方式來減小所述絕 緣層的寬度。
9. 根據(jù)權(quán)利要求7所述的方法，其中，形成所述半導(dǎo)體鰭狀結(jié)構(gòu) 和所述附加半導(dǎo)體鰭狀結(jié)構(gòu)還包^":^^所述第二區(qū)域中的所述半導(dǎo)體鰭狀部和所述附加半導(dǎo) 體鰭狀部變薄。
10. 根據(jù)權(quán)利要求9所述的方法，其中，相對于所述絕緣層選擇性 地執(zhí)行使所述半導(dǎo)體鰭狀結(jié)構(gòu)和所述附加半導(dǎo)體鰭狀結(jié)構(gòu)變 薄。
11. 根據(jù)權(quán)利要求9所述的方法，其中，通過蝕刻來執(zhí)行使所述半 導(dǎo)體鰭狀結(jié)構(gòu)和所述附加半導(dǎo)體鰭狀結(jié)構(gòu)變薄。
12. 根據(jù)權(quán)利要求1所述的方法，其中，在所述半導(dǎo)體鰭狀結(jié)構(gòu)的 所述第二區(qū)域上或上方形成所述多個電荷存儲區(qū)包括在所述半導(dǎo)體鰭狀結(jié)構(gòu)的所述第二區(qū)域上或上方沉積多 個電荷存儲層結(jié)構(gòu)。
13. 根據(jù)權(quán)利要求1所述的方法，其中，在所述半導(dǎo)體鰭狀結(jié)構(gòu)的 所述第二區(qū)域上或上方形成所述多個電荷存儲區(qū)還包括在所述半導(dǎo)體鰭狀結(jié)構(gòu)的所述第二區(qū)域上或上方形成多 個浮4冊層結(jié)構(gòu)。
14. 根據(jù)權(quán)利要求1所述的方法，其中，在所述半導(dǎo)體鰭狀結(jié)構(gòu)的 所述第二區(qū)域上或上方形成所述多個電荷存卡者區(qū)還包括在所述半導(dǎo)體鰭狀結(jié)構(gòu)的所述第二區(qū)域上或上方形成多 個電荷捕獲層結(jié)構(gòu)。
15. 根據(jù)權(quán)利要求1所述的方法，其中，使用鑲嵌工藝來形成所述 多個電荷存儲區(qū)上或上方的所述多個導(dǎo)電結(jié)構(gòu)。
16. 才艮據(jù)權(quán)利要求7所述的方法，還包括去除所述絕緣層，以露 出所述導(dǎo)電結(jié)構(gòu)和鰭狀部的側(cè)壁。
17. 4艮據(jù)纟又利要求16所述的方法，還包括在所述半導(dǎo)體鰭狀部 和所述附加半導(dǎo)體鰭狀部的露出部分中注入摻雜原子，以在所 述半導(dǎo)體鰭狀結(jié)構(gòu)和所述附加半導(dǎo)體鰭狀結(jié)構(gòu)中形成源極/漏 極區(qū)。
18. 根據(jù)權(quán)利要求16所述的方法，還包括在所述導(dǎo)電結(jié)構(gòu)的所 述露出側(cè)壁上形成絕緣隔離物。
19. 一種具有單元安排的集成電路，所述單元安排包括具有用于多個鰭狀場效應(yīng)晶體管的區(qū)域的至少 一 個半導(dǎo) 體鰭狀結(jié)構(gòu)，其中，每個鰭狀場效應(yīng)晶體管的所述區(qū)域包括第一區(qū)域，具有第一鰭狀結(jié)構(gòu)寬度；第二區(qū)域，具有第二鰭狀結(jié)構(gòu)寬度；其中，所述第二鰭狀結(jié)構(gòu)寬度小于所述第一鰭狀結(jié) 構(gòu)寬度；其中，所述鰭狀場效應(yīng)晶體管的多個所述第一區(qū)域和多 個所述第二區(qū)域在所述半導(dǎo)體鰭狀結(jié)構(gòu)的縱向上交替安排；以 及在所述半導(dǎo)體鰭狀結(jié)構(gòu)的所述第二區(qū)域上或上方形成多 個電荷存儲區(qū)。
20. 根據(jù)權(quán)利要求19所述的集成電路，還包括所述多個電荷存 儲區(qū)上或上方的多個導(dǎo)電結(jié)構(gòu)。
21. 根據(jù)權(quán)利要求19所述的集成電路，其中，僅在所述半導(dǎo)體鰭 狀結(jié)構(gòu)的所述第二區(qū)域上或上方安排所述多個電荷存儲區(qū)。
22. 根據(jù)權(quán)利要求20所述的集成電路，其中，所述多個導(dǎo)電結(jié)構(gòu) 包括多條字線。
23. 根據(jù)權(quán)利要求22所述的集成電路，其中，所述多條字線是相 對于所述第二區(qū)域自對準(zhǔn)的字線。
24. 才艮據(jù)權(quán)利要求19所述的集成電路，其中，所述半導(dǎo)體鰭狀結(jié) 構(gòu)由硅制成。
25. 根據(jù)權(quán)利要求19所述的集成電路，其中，在所述半導(dǎo)體材料 的<100>方向或<110>方向上形成所述半導(dǎo)體鰭狀結(jié)構(gòu)。
26. 根據(jù)權(quán)利要求20所述的集成電路，其中，所述單元安排還包 括隔離物，所述隔離物沿所述半導(dǎo)體鰭狀結(jié)構(gòu)的橫向設(shè)置在所 述多個導(dǎo)電結(jié)構(gòu)的側(cè)壁的至少一部分上方。
27. —種存儲模塊，包括多個集成電路，其中，所述多個集成電路中的至少一個 集成電i 各包4舌單元安排，所述單元安排包括具有用于多個鰭狀場效應(yīng)晶體管的區(qū)域的一個半導(dǎo)體鰭 狀結(jié)構(gòu)，其中，所述鰭狀場效應(yīng)晶體管的所述區(qū)域包括第一區(qū)域，具有第一鰭狀結(jié)構(gòu)寬度；第二區(qū)域，具有第二鰭狀結(jié)構(gòu)寬度；其中，所述第二鰭狀結(jié)構(gòu)寬度小于所述第一鰭狀結(jié) 構(gòu)寬度；其中，所述鰭狀場效應(yīng)晶體管的多個所述第一區(qū)域和多 個所述第二區(qū)域在所述半導(dǎo)體鰭狀結(jié)構(gòu)的縱向上交替安排；在所述半導(dǎo)體鰭狀結(jié)構(gòu)的所述第二區(qū)域上方設(shè)置多個電 荷存儲區(qū)。
28. 根據(jù)權(quán)利要求27所述的存儲模塊，其中，所述存儲模塊是可 堆疊存儲模塊，其中，所述集成電路中的至少一些彼此堆疊。
全文摘要
本發(fā)明的實(shí)施例大體涉及用于制造集成電路的方法、用于制造單元安排的方法、集成電路、單元安排、和存儲模塊。在本發(fā)明的實(shí)施例中，提供了一種用于制造具有單元安排的集成電路的方法，包括形成具有用于多個鰭狀場效應(yīng)晶體管的區(qū)域的至少一個半導(dǎo)體鰭狀結(jié)構(gòu)，其中，每個鰭狀場效應(yīng)晶體管的區(qū)域包括具有第一鰭狀結(jié)構(gòu)寬度的第一區(qū)域、具有第二鰭狀結(jié)構(gòu)寬度的第二區(qū)域，其中，第二鰭狀結(jié)構(gòu)寬度小于第一鰭狀結(jié)構(gòu)寬度。鰭狀場效應(yīng)晶體管的多個第一區(qū)域和多個第二區(qū)域在半導(dǎo)體鰭狀結(jié)構(gòu)的縱向上交替安排。此外，在半導(dǎo)體鰭狀結(jié)構(gòu)的第二區(qū)域上或上方形成多個電荷存儲區(qū)。
文檔編號H01L27/12GK101330046SQ20081011069
公開日2008年12月24日 申請日期2008年6月13日 優(yōu)先權(quán)日2007年6月13日
發(fā)明者居爾卡恩·厄勒賈利, 弗朗茨·霍夫曼, 沃爾夫?qū)だ账辜{, 米夏埃爾·施佩希特 申請人:奇夢達(dá)股份公司