專利名稱：進行晶片水平的非箝位感性切換試驗的結(jié)構(gòu)和方法
技術領域：
本發(fā)明總體涉及一種功率半導體器件的試驗過程和器件參數(shù)的測量；更具體地，本發(fā)明涉及新穎的和更精確的測量結(jié)構(gòu)和過程以更方便地獲得在半導體器件的晶片水平上的器件參數(shù)。
背景技術：
應用功率金屬氧化物半導體場效應晶體管(MOSFET)切換感性負載的技術仍面臨各種技術難題和限制。具體地，常規(guī)的試驗結(jié)構(gòu)和測量過程仍受到非箝位感性切換(UIS)電流在MOSFET功率晶體管的UIS試驗過程期間不能方便而精確地設定的困難的限制。當在晶片水平上進行UIS試驗時這些困難尤其顯著，探針卡和電纜引進寄生電感，因此造成對UIS電流的測量偏差。
在非箝位感性切換操作期間，功率MOSFET晶體管的源漏結(jié)在切換循環(huán)的截止周期中被迫使進入雪崩擊穿。如果MOSFET器件未適當?shù)卦O計，則該功率MOSFET可能在雪崩擊穿的過程中由于電壓急變而損壞。由于這個原因，當MOSFET晶體管被設計用于切換應用時，MOSFET進行重復的非箝位感性切換的能力成為MOSFET功率晶體管的重要的性能參數(shù)。為了確保功率MOSFET的質(zhì)量和可靠性，必須進行功率MOSFET晶體管的重復試驗。
參考圖1的進行功率MOSFET的UIS試驗的典型操作。該試驗開始于首先導通MOSFET晶體管10直至由記號I表示的電流達到預定值的步驟。然后使MOSFET晶體管10截止并迫使其進入雪崩擊穿。應用連接到功率MOSFET10的柵的電源15反復進行這樣的循環(huán)，直至MOSFET晶體管10損壞并且記錄循環(huán)的次數(shù)。
當MOSFET功率晶體管在非箝位感性切換試驗下失效時，MOSFET晶體管10所有的管腳被短路到一起。通過探測短路狀況探測出MOSFET晶體管的失效。但是，如下文進一步的討論，在晶片水平的UIS試驗過程中，MOSFET失效的探測需要對UIS電流的精確測量。該UIS電流I通過導通該MOSFET特定的時間周期來設定，取決于由I＝(V/L)*Δt定義的電感器值，其中V是電源電壓30，L是電感器20的電感，Δt是施加到MOSFET10的柵驅(qū)動的脈沖寬度。如該等式所示，電感L或電源電壓的任何不確定性都將導致電流I的不確定性。
進行封裝的功率MOSFET晶體管的UIS試驗的典型過程通常通過將該晶體管插入連接到類似于圖1的電路的插座中來進行。該插座是該電路的一個整體部分，因此電路的電感被很好地限定。UIS電流通常通過應用下列等式調(diào)節(jié)施加到MOSFET的柵信號的脈沖寬度來設定I＝(V/L)*Δt(1)圖2說明了晶片水平的UIS試驗的典型狀況。功率MOSFET10的管腳應用探針和電纜連接。探針和電纜將寄生電感40添加到該電路。該寄生電感40都會隨著探針構(gòu)型和電纜的長度及位置發(fā)生變化。通過簡單地調(diào)節(jié)施加到MOSFET晶體管的柵驅(qū)動的固定的脈沖寬度設定UIS電流既不精確又不可靠。由于這個原因，為了進行精確的UIS試驗，就需要在晶片水平的UIS試驗中精確地設定UIS電流。
因此，在技術上仍存在提供經(jīng)改進的器件設計和試驗結(jié)構(gòu)以及克服上述限制和困難的需要。

發(fā)明內(nèi)容
本發(fā)明的一個目的是提供一種用可精確測量的UIS電流在MOSFET器件上進行UIS試驗的經(jīng)改進的電路和方法，使由于寄生電感造成的不精確性能被去除，常規(guī)技術中的各種困難能被解決。
另外，本發(fā)明的另一個目的是提供一種在試驗下探測到MOSFET器件的UIS失效時切斷施加到MOSFET的電源的電路和方法，使UIS失效期間的最大電流受到限制。試驗探針的損壞可以通過可控制的開關來防止。
簡單地說，在優(yōu)選實施例中，本發(fā)明提供了一種在通過柵驅(qū)動器驅(qū)動的金屬氧化物半導體場效應晶體管器件上進行非箝位感性試驗的電路。該電路包括用于測量隨著從柵驅(qū)動器輸入到MOSFET器件的脈沖寬度的增加而增加的非箝位感性試驗電流的電流傳感電路，其中該電流傳感電路被提供來在達到預定的UIS電流時截止柵驅(qū)動器。該試驗電路進一步包括連接到MOSFET器件的漏極用于測量被用來在UIS試驗期間探測MOSFET失效的漏電壓變化的MOSFET失效探測電路。該試驗電路進一步包括用于切換施加到MOSFET器件的電源的開/關的第一開關和在MOSFET的源漏極之間連接的第二開關。另外，該試驗電路進一步包括用于接收來自MOSFET失效探測電路的MOSFET失效信號和控制在UIS試驗下探測到UIS失效時切斷施加到MOSFET器件的電源以防止探針損壞的第一和第二開關的定時和先合后開(MBB)電路。
在另一個優(yōu)選實施例中，本發(fā)明進一步提供了一種至少包括第一和第二試驗電路的試驗電路陣列，其中每個試驗電路都用于在第一和第二金屬氧化物半導體場效應晶體管器件上進行非箝位感性試驗。每個試驗電路都進一步包括可控制的開關，用于在UIS試驗下探測到MOSFET失效時切斷施加到第一或第二MOSFET器件上的電源，限制在UIS電流的MOSFET失效期間流過第一或第二MOSFET的電流，以防止UIS試驗探針的損壞。每個試驗電路進一步包括用可控脈沖寬度的電脈沖驅(qū)動MOSFET的柵驅(qū)動器。每個試驗電路進一步包括用于測量隨著脈沖寬度的增加而增加的非箝位感性試驗電流的電流傳感電路，其中該電流傳感電路被提供來在達到預定的UIS電流時截止柵驅(qū)動器。在優(yōu)選實施例中，試驗電路進一步包括連接到MOSFET器件的漏極用于測量被用來在UIS試驗期間探測MOSFET失效的漏電壓變化的MOSFET失效探測電路。在優(yōu)選實施例中，試驗電路進一步包括連接到可控制的開關的用于在UIS試驗下探測到UIS失效時切斷施加到MOSFET器件的電源以防止探針損壞的定時和先合后開(MBB)電路。
本發(fā)明進一步提供了一種在通過柵驅(qū)動器驅(qū)動的金屬氧化物半導體場效應晶體管器件上進行非箝位感性試驗的方法。該方法包括通過使用電流傳感電路測量非箝位感性試驗電流，同時通過連續(xù)向MOSFET器件施加來自柵驅(qū)動器的柵驅(qū)動脈沖提高UIS電流的步驟。該方法進一步包括在電流傳感電路測量到預定的UIS電路時截止柵驅(qū)動器的步驟。在優(yōu)選實施例中，該方法進一步包括控制用于切斷施加到MOSFET器件的電源的第一開關和控制在UIS試驗下探測到MOSFET失效時導通MOSFET的源漏極之間的連接的第二開關以防止試驗探針損壞的步驟。在另一個優(yōu)選實施例中，該方法進一步包括測量在UIS試驗期間用于探測MOSFET失效的漏電壓變化的步驟。在另一個優(yōu)選實施例中，該方法進一步包括在試驗下探測到UIS失效時控制和切斷施加到MOSFET器件的電源以防止探針損壞的步驟。


圖1顯示的是根據(jù)常規(guī)技術進行功率MOSFET的UIS試驗的典型操作的電路圖。
圖2顯示的是帶有根據(jù)常規(guī)技術進行功率MOSFET的UIS試驗的典型操作中的寄生電感的等效電路的電路圖。
圖3顯示的是包括本發(fā)明的為設定進行UIS MOSFET試驗的UISMOSFET電流而實施的電流傳感電路的電路結(jié)構(gòu)的電路圖。
圖4顯示的是包括本發(fā)明的為在MOSFET失效期間限制進行UISMOSFET試驗的UIS電流而實施的定時控制電路和開關的電路結(jié)構(gòu)的電路圖。
圖5A顯示的是包括本發(fā)明的連接到MOSFET器件的漏極的用于進行UIS MOSFET試驗的電壓探測電路的電路結(jié)構(gòu)的電路圖。
圖5B顯示的是在UIS試驗循環(huán)期間的幾個電壓和電流定時。
圖5C顯示的是提供在多MOSFET芯片上同時并聯(lián)進行晶片水平的UIS試驗的UIS試驗陣列的電路圖。
圖6顯示的是設定進行MOSFET UIS試驗的UIS電流的電路實施的電路圖。
圖7顯示的是在進行MOSFET UIS試驗中探測MOSFET失效的電路實施的電路圖。
具體實施例方式
以下結(jié)合圖3～圖7，對優(yōu)選實施例進行詳盡敘述以后，使得本發(fā)明的目的以及優(yōu)點對本技術領域普通的技術人員變得顯而易見。
參考圖3的說明，設定非箝位感性切換(UIS)電流的操作的電路圖。該過程開始于向功率MOSFET120的柵施加來自柵驅(qū)動電路110的開柵信號。電流開始流過電感器(L)130和寄生電感器140。電流傳感電路150監(jiān)視流過該電感器的電流。當電流達到要求值時，信號被反饋到柵驅(qū)動電路以切斷柵驅(qū)動信號。在該方法中，UIS電流可以獨立于電感器的電感值和電源電壓設定。該電路將調(diào)節(jié)每一循環(huán)從柵驅(qū)動電路110輸入到功率MOSFET120的開脈沖寬度以達到要求的UIS電流。
當在UIS試驗期間功率MOSFET120失效時，漏極與源極短路。短路造成從電源105流向該短路的大電流。通過監(jiān)視該電源電流就可以達到失效探測。但是，該UIS失效后的大電流可能損壞晶片水平的UIS試驗的探針尖。探測UIS失效和限制短路電流的新方法被要求來防止晶片水平的UIS試驗期間探針的損壞。
參考圖4的限制UIS失效發(fā)生時的電流的新方法。除了如圖3所示的電流傳感電路150以外，兩個開關160和170，即S1和S2，如圖所示被連接到該電路。此外，定時和先合后開電路180連接在柵驅(qū)動器電路110和第一和第二開關160，170之間以在柵驅(qū)動器電路110的不同的操作狀況下同步該開關。定時和MBB電路180控制第一開關160即S1在柵驅(qū)動導通的同時被接通，使電源能夠向電感器提供電流。該定時和MBB電路180進一步控制第一開關160即S1在柵驅(qū)動截止時被切斷。同時，定時和MBB電路180控制第二開關170即S2在第一開關160即S1接通時被切斷。以及相反，定時和MBB電路180控制第二開關170即S2在第一開關160即S1切斷時被接通。在功率MOSFET晶體管120的雪崩期間，第一開關160即S1處于切斷位置而第二開關170即S2處于接通位置。在功率MOSFET120失效和短路的情況下，由于第一開關160被切斷以及向電源105的連接被切斷，電路中的所有器件都與電源105脫離。還有，此時沒有施加到晶體管120的柵驅(qū)動。因此，流過探針和所有電路元件的最大電流被限制到預設定的UIS電流值。為了保證開和關的切換定時和與柵驅(qū)動電路110同步的控制，也實施先合后開電路以避免電源與第一和第二開關160，170短路。由于MBB電路為本技術領域的普通的熟練人員熟知并且在作為MOSFET的柵驅(qū)動器的標準PWM(脈沖寬度調(diào)制)控制器中共同實施，將不再敘述MBB電路結(jié)構(gòu)以及功能和操作特征的進一步的細節(jié)。
對于目前實施的如圖4所示的試驗電路需要一種新的失效探測方法，因為來自電源的大電流必須從試驗電路消除。參考圖5，UIS試驗系統(tǒng)100進一步包括連接到MOSFET晶體管120的漏極的用于探測晶體管失效的電壓探測電路190。具體地，通過監(jiān)視在MOSFET晶體管120的雪崩擊穿期間的漏電壓而探測晶體管失效。雪崩擊穿期間的漏電壓比晶體管失效(短路)以后的漏電壓高得多。通過實施連接到MOSFET120的漏極的電壓探測電路190的簡單的電壓水平探測被用于探測晶體管的失效。當柵驅(qū)動電路110被截止和第一開關160被切斷同時第二開關170被接通時漏電壓不呈現(xiàn)升高時就探測到晶體管的失效。
圖5B通過采用如圖5A所示的UIS試驗系統(tǒng)100顯示UIS試驗循環(huán)期間的電壓和電流變化。在圖5B-1中，當來自柵驅(qū)動器電路110的柵控制電壓脈沖提供到MOSFET120的柵極時，漏電流開始如圖5B-2所示增加。漏電流一達到預設定的UIS電流I-預設定，電流傳感電路150就觸發(fā)一個截止MOSFET的柵極的信號，以及如圖5A所示的MBB切斷開關S1和接通開關S2。該非箝位感性切換操作使MOSFET120進入強迫的雪崩擊穿，并且源漏電流如圖5B-2所示下降。雪崩擊穿期間的漏電壓發(fā)生跳變，升高到如圖5B-3所示的更高的水平。如圖5B-4所示的傳感控制信號被從定時和MBB電路180發(fā)送到電壓探測電路190以打開該高電壓探測的時間窗口。MOSFET120在雪崩過程中的失效造成源漏短路并導致高漏電壓的缺失。柵驅(qū)動電路110被截止和第一開關160被切斷，同時第二開關170被接通，以避免來自電源的過大的電流。
理想的是在晶片的水平上并聯(lián)試驗幾個器件。但是，由于所有MOSFET器件的漏極在同一個襯底上被連接到一起，就必須實施新的試驗結(jié)構(gòu)。該新的試驗結(jié)構(gòu)必須能夠克服短路所有器件的源極是不實際的，因為這樣將迫使全部雪崩電流進入具有最低擊穿電壓的一個MOSFET器件這樣的技術難題。為了使每個MOSFET器件達到其自己的擊穿電壓，必須實施進行并聯(lián)的UIS試驗的結(jié)構(gòu)以允許連接到每個器件的浮動電源，使試驗下的每個器件的柵極和源極能達到獨立的電壓水平。為了實現(xiàn)并聯(lián)的多器件UIS試驗，這樣的試驗電路必須分別應用到作為試驗陣列的并聯(lián)的每個器件。以這樣的方式，同一個晶片上的不同擊穿電壓的各個器件能夠同時進行晶片水平的UIS試驗。圖5C是兩個并聯(lián)的UIS試驗系統(tǒng)100-1和100-2的實例，這些試驗系統(tǒng)中的每一個都被完全相同地構(gòu)造成為圖5A中所示的UIS試驗系統(tǒng)100。該兩個UIS試驗系統(tǒng)100-1和100-2用由虛線195顯示的共同的漏極來實施，以同時進行并聯(lián)的UIS試驗，因此顯著減小試驗成本，極大地提高試驗的速度和性能。
參考圖6的用于設定功率MOSFET的UIS電流的示例性電路，其中為了簡潔的目的，先合后開(MBB)電路沒有清楚地顯示。在該示例性電路中，二極管D1，雙極型晶體管Q1和電阻R1形成電流傳感電路。二極管D1串聯(lián)連接到功率MOSFET120的源極。在該結(jié)構(gòu)中，MOSFET120的電流將流過二極管D1。二極管D1兩端顯示的電壓將在雙極型晶體管的Vbe和電阻R1之間分擔。因此流過R1的電流只占流過功率MOSFET120的實際電流的小百分比。電阻R2兩端的電壓降也正比于該電流。該電壓降由比較器Comp1與參考電壓Vref進行比較。
時鐘脈沖啟動單穩(wěn)態(tài)電路(單觸發(fā))以將輸出轉(zhuǎn)換為高并導通功率MOSFET120。流過MOSFET的電流以V/LTotal的比例增加，其中LTotal是130的電感和寄生電感140的總和。通過對R1，R2以及Vref的適當選擇，當達到預定的電流時比較器Comp1將進行切換。比較器的輸出被用于使單穩(wěn)態(tài)電路清零。
UIS失效后，功率MOSFET120的漏極與源極短路。雪崩擊穿將不會發(fā)生。在下一個試驗循環(huán)中漏電壓將處于低電位。如上所述，通過檢測漏極的雪崩擊穿期間的漏電壓就可實現(xiàn)失效探測。圖7顯示探測UIS失效的電路，再一次為了簡潔的目的沒有清楚地顯示MBB電路。電壓水平探測電路由緩沖放大器Buffer1，晶體管QN1，QP1和QP2，電阻R3，R4和比較器Comp2組成。比較器Comp2的一個輸入通過通道晶體管QP1，QP2和緩沖放大器Buffer1連接到作為試驗下的器件(DUT)的功率MOSFET120的漏極。比較器Comp2的另一個輸入連接到參考電壓Vref2。功率MOSFET120的漏極電壓僅當QP1和QP2導通時才被取樣。當QP1和QP2截止時，向比較器Comp2的輸入由電阻R3和R4設定到高于Vref2的值。功率MOSFET120的柵極被截止后，定時電路導通兩個p溝道通道晶體管特定的時間周期。緩沖放大器Buffer1緩沖功率MOSFET120的漏極電壓。然后該電壓與參考電壓Vref2進行比較。如果源漏極短路，則向比較器Comp2的輸入將被拉低。比較器Comp2的輸出將切換邏輯電路，該邏輯電路將截止柵驅(qū)動電路110和切斷輸向電感器的功率。
雖然對本發(fā)明根據(jù)目前的優(yōu)選實施例進行了敘述，但應該理解的是，這樣的揭示不應被理解為限制。毫無疑問，在閱讀了上文的揭示以后，各種替代和修改對于本技術領域的熟練人員將是顯而易見的。因此，附后的權利要求將被理解為涵蓋落入本發(fā)明的精神和范圍內(nèi)的所有替代和修改。
權利要求
1.一種用于在由柵驅(qū)動器驅(qū)動的金屬氧化物半導體場效應晶體管器件上進行非箝位感性試驗的電路，其特征在于，該電路包括用于測量隨著從所述柵驅(qū)動器輸入到所述MOSFET器件的脈沖寬度的增加而增加的非箝位感性電流的電流傳感電路，其中所述電流傳感電路被提供來在達到預定的非箝位感性電流時截止所述柵驅(qū)動器。
2.如權利要求1所述的電路，其特征在于，該電路進一步包括用于切換施加到所述MOSFET器件的電源的開/關的第一開關和在所述MOSFET的源漏極之間連接的第二開關，其中在所述非箝位感性試驗下探測到MOSFET失效時所述第一開關受控切斷以及所述第二開關受控接通以防止探針損壞。
3.如權利要求1所述的電路，其特征在于，該電路進一步包括連接到所述MOSFET器件的漏極，用于測量被用來在所述非箝位感性試驗期間探測所述MOSFET失效的漏電壓變化的MOSFET失效探測電路。
4.如權利要求1所述的電路，其特征在于，該電路進一步包括用于在所述非箝位感性試驗下探測到非箝位感性試驗失效時控制和切斷施加到所述MOSFET器件的電源以防止探針損壞的定時和先合后開電路。
5.一種用于在由柵驅(qū)動器驅(qū)動的金屬氧化物半導體場效應晶體管器件上進行非箝位感性試驗的電路，其特征在于，該電路包括用于測量隨著從所述柵驅(qū)動器輸入到所述MOSFET器件的脈沖寬度的增加而增加的非箝位感性電流的電流傳感電路，其中所述電流傳感電路被提供來在達到預定的非箝位感性電流時截止所述柵驅(qū)動器；連接到所述MOSFET器件的漏極，用于測量被用來在所述非箝位感性試驗期間探測所述MOSFET失效的漏電壓變化的MOSFET失效探測電路；用于切換施加到所述MOSFET器件的電源的開/關的第一開關和在所述MOSFET的源漏極之間連接的第二開關；用于接收來自所述MOSFET失效探測電路的MOSFET失效信號以及在所述非箝位感性試驗下探測到非箝位感性試驗失效時控制所述第一和第二開關切斷施加到所述MOSFET器件的電源以防止探針損壞的定時和先合后開電路。
6.一種用于在金屬氧化物半導體場效應晶體管上進行非箝位感性試驗的電路，其特征在于，該電路包括用于在所述非箝位感性試驗下探測到MOSFET失效時切斷施加到所述MOSFET器件的電源，限制在所述對于非箝位感性電流的MOSFET失效期間流過所述MOSFET器件的電流以防止非箝位感性試驗探針損壞的可控開關。
7.如權利要求6所述的電路，其特征在于，該電路進一步包括用可控脈沖寬度的電脈沖驅(qū)動所述MOSFET的柵驅(qū)動器；和用于測量隨著所述脈沖寬度件的增加而增加的非箝位感性電流的電流傳感電路，其中所述電流傳感電路被提供來在達到預定的非箝位感性電流時截止所述柵驅(qū)動器。
8.如權利要求6所述的電路，其特征在于，該電路進一步包括連接到所述MOSFET器件的漏極，用于測量被用來在所述非箝位感性試驗期間探測所述MOSFET失效的漏電壓變化的MOSFET失效探測電路。
9.如權利要求6所述的電路，其特征在于，該電路進一步包括連接到在所述非箝位感性試驗下探測到非箝位感性試驗失效時切斷施加到所述MOSFET器件的電源以防止探針損壞的所述可控開關的定時和先合后開電路。
10.一種至少包括第一和第二試驗電路的試驗電路陣列，其中每個試驗電路都用于在第一和第二金屬氧化物半導體場效應晶體管器件上進行非箝位感性試驗，其特征在于，每個所述試驗電路都包括用于在所述非箝位感性試驗下探測到MOSFET失效時切斷施加到所述第一或第二MOSFET器件的電源，限制在所述對于非箝位感性電流的MOSFET失效期間流過所述第一或第二MOSFET器件的電流以防止非箝位感性試驗探針損壞的可控開關。
11.如權利要求10所述的試驗電路陣列，其特征在于，每個所述試驗電路進一步包括用可控脈沖寬度的電脈沖驅(qū)動所述MOSFET的柵驅(qū)動器；和用于測量隨著所述脈沖寬度件的增加而增加的非箝位感性電流的電流傳感電路，其中所述電流傳感電路被提供來在達到預定的非箝位感性電流時截止所述柵驅(qū)動器。
12.如權利要求10所述的試驗電路陣列，其特征在于，每個所述試驗電路進一步包括連接到所述MOSFET器件的漏極，用于測量被用來在所述非箝位感性試驗期間探測所述MOSFET失效的漏電壓變化的MOSFET失效探測電路。
13.如權利要求10所述的試驗電路陣列，其特征在于，每個所述試驗電路進一步包括連接到在所述非箝位感性試驗下探測到非箝位感性試驗失效時切斷施加到所述MOSFET器件的電源以防止探針損壞的所述可控開關的定時和先合后開電路。
14.一種在由柵驅(qū)動器驅(qū)動的金屬氧化物半導體場效應晶體管器件上進行非箝位感性試驗的方法，其特征在于，該方法包括通過使用電流傳感電路測量非箝位感性試驗電流，同時通過向所述MOSFET器件連續(xù)施加來自所述柵驅(qū)動器的柵驅(qū)動脈沖增加所述非箝位感性電流；和當由所述電流傳感電路測量到預定的非箝位感性電流時截止所述柵驅(qū)動器。
15.如權利要求14所述的方法，其特征在于，該方法進一步包括在所述非箝位感性試驗下探測到MOSFET失效時控制切斷施加到所述MOSFET器件的電源的第一開關和控制第二開關以接通所述MOSFET的源漏極之間的連接，以防止試驗探針損壞。
16.如權利要求14所述的方法，其特征在于，該方法進一步包括測量用來在所述非箝位感性試驗期間探測MOSFET失效的漏電壓變化。
17.如權利要求14所述的方法，其特征在于，該方法進一步包括在所述非箝位感性試驗下探測到非箝位感性試驗失效時控制和切斷施加到所述MOSFET器件的電源以防止探針損壞。
18.一種在金屬氧化物半導體場效應晶體管器件上進行非箝位感性試驗的方法，其特征在于，該方法包括在所述非箝位感性試驗下探測到MOSFET失效時控制切斷施加到所述MOSFET器件的電源，限制在所述對于非箝位感性電流的MOSFET失效期間流過所述MOSFET器件的電流以防止非箝位感性試驗探針損壞的開關。
19.如權利要求18所述的方法，其特征在于，該方法進一步包括控制用可控脈沖寬度的柵驅(qū)動脈沖驅(qū)動所述MOSFET的柵驅(qū)動器；通過使用電流傳感電路測量非箝位感性電流，同時通過向所述MOSFET器件連續(xù)施加來自所述柵驅(qū)動器的柵驅(qū)動脈沖增加所述非箝位感性電流；和當由所述電流傳感電路測量到預定的非箝位感性電流時截止所述柵驅(qū)動器。
20.如權利要求18所述的方法，其特征在于，該方法進一步包括通過將MOSFET失效探測電路連接到所述MOSFET器件的漏極，測量在所述非箝位感性試驗期間用來探測所述MOSFET失效的漏電壓變化。
21.如權利要求18所述的方法，其特征在于，該方法進一步包括在所述非箝位感性試驗下探測到非箝位感性試驗失效時控制和切斷施加到所述MOSFET器件的電源以防止探針損壞。
22.一種通過使用至少包括第一和第二試驗電路的試驗電路陣列至少在并聯(lián)的第一和第二金屬氧化物半導體場效應晶體管器件上同時進行非箝位感性切換試驗的方法，其特征在于，所述方法包括在所述非箝位感性試驗下探測到MOSFET失效時切斷施加到所述第一或第二MOSFET器件的電源，限制在所述對于非箝位感性電流的MOSFET失效期間流過所述第一或第二MOSFET器件的電流以防止非箝位感性試驗探針損壞。
23.如權利要求22所述的方法，其特征在于，該方法進一步包括用可控脈沖寬度的電脈沖驅(qū)動每個所述第一和第二MOSFET器件；測量每個所述MOSFET器件中的非箝位感性電流，同時通過向每個所述MOSFET器件連續(xù)施加來自所述柵驅(qū)動器的所述柵驅(qū)動脈沖增加所述非箝位感性電流；和當在每個所述MOSFET器件上測量到預定的非箝位感性電流時切斷所述施加到每個所述MOSFET器件的電脈沖。
24.如權利要求22所述的方法，其特征在于，該方法進一步包括將MOSFET失效探測電路連接到每個所述MOSFET器件的漏極，測量在所述非箝位感性試驗期間用來探測每個所述MOSFET器件的所述MOSFET失效的漏電壓變化。
25.如權利要求22所述的方法，其特征在于，該方法進一步包括在所述非箝位感性試驗下探測到每個所述MOSFET器件的非箝位感性試驗失效時切斷施加到每個所述MOSFET器件的電源，以防止探針損壞。
全文摘要
本發(fā)明涉及一種用于在由柵驅(qū)動器驅(qū)動的金屬氧化物半導體場效應晶體管(MOSFET)器件上進行非箝位感性試驗的電路。該電路包括用于測量隨著從柵驅(qū)動器輸入到MOSFET器件的脈沖寬度的增加而增加的非箝位感性試驗(UIS)電流的電流傳感電路，其中所述電流傳感電路被提供來在達到預定的UIS電流時截止所述柵驅(qū)動器。該試驗電路進一步包括連接到MOSFET器件的漏極，用于測量被用來在所述UIS試驗期間探測MOSFET失效的漏電壓變化的MOSFET失效探測電路。該試驗電路進一步包括用于切換施加到所述MOSFET器件的電源的開/關的第一開關和在MOSFET的源漏極之間連接的第二開關。另外，該試驗電路進一步包括用于接收來自MOSFET失效探測電路的MOSFET失效信號以及在UIS試驗下探測到UIS失效時控制第一和第二開關切斷施加到MOSFET器件的電源以防止探針損壞的定時和先合后開(MBB)電路。
文檔編號H01L21/66GK1982909SQ200610163980
公開日2007年6月20日 申請日期2006年11月29日 優(yōu)先權日2005年12月14日
發(fā)明者雷燮光, 安荷叭剌 申請人:萬國半導體股份有限公司