專利名稱：金屬絕緣體半導(dǎo)體晶體管和互補(bǔ)金屬氧化物半導(dǎo)體晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及調(diào)節(jié)MIS(金屬絕緣體半導(dǎo)體)晶體管的柵極寬度的技術(shù)。
背景技術(shù)：
MIS(金屬絕緣體半導(dǎo)體)晶體管在過(guò)去被認(rèn)為是半導(dǎo)體器件。
存在MIS晶體管中包含的柵絕緣層的各種制造方法，并且一個(gè)實(shí)例是熱氧化技術(shù)，該技術(shù)利用氧分子和水分子在大約800℃或以上的溫度下進(jìn)行熱氧化處理。
根據(jù)這種熱氧化技術(shù)，作為形成柵絕緣層熱氧化過(guò)程的預(yù)處理，處理以去除比如有機(jī)物、金屬和粒子等表面附著的沾染物，繼之以利用稀釋的氫氟酸和氫化水清潔，將在其上形成柵絕緣層的硅襯底(存在諸如鍺的其它半導(dǎo)體襯底)表面上的硅懸掛鍵用氫封端，在硅襯底表面上控制形成天然氧化膜，以及將具有清潔表面的硅襯底引入以下熱氧化工藝。
在此熱氧化工藝中，在諸如氬(Ar)的惰性氣氛中執(zhí)行硅襯底的加熱。在此加熱工藝中，用于封端硅襯底表面上的硅懸掛鍵的表面封端氫在約600℃或者更高的溫度下被去除，并且硅襯底表面的氧化在引入了氧分子或者水分子的氣氛中在約800℃或者更高的溫度下執(zhí)行。
在利用這種熱氧化技術(shù)在硅襯底表面上形成二氧化硅膜時(shí)，在其表面是(100)面方向的晶面的硅襯底的情況下，氧化膜/硅界面特性、氧化膜的抗壓特性、漏泄電流特性等等是良好的。作為上述熱氧化技術(shù)的其它技術(shù)備選也應(yīng)該產(chǎn)生同等效果。
因此，在硅襯底上配置MIS晶體管時(shí)，根據(jù)諸如上述熱氧化技術(shù)的技術(shù)，在硅襯底表面((100)面)上形成柵絕緣層，其中(100)面是主平面，并且絕緣體包括在具有MIS配置的晶體管(p溝道MIS晶體管和n溝道MIS晶體管)中。
另外，通過(guò)利用諸如上述熱氧化技術(shù)的技術(shù)在柵絕緣層上形成氧化膜，包括p溝道MOS(金屬氧化物半導(dǎo)體)晶體管和n溝道MOS晶體管的互補(bǔ)MOS晶體管(以下簡(jiǎn)稱CMOS晶體管)能夠集成在硅襯底的(100)面上。
另一方面，越來(lái)越多地出現(xiàn)了具有獨(dú)特柵極配置的MOS晶體管的半導(dǎo)體器件。
那些器件的一個(gè)實(shí)例是單電導(dǎo)率類型(p溝道或者n溝道)MOS晶體管，其通過(guò)應(yīng)用上述熱氧化處理到半導(dǎo)體襯底上形成的突出部的一個(gè)晶面((100)面)而形成柵絕緣層，以及通過(guò)在半導(dǎo)體襯底的突出部的側(cè)壁面上形成溝道來(lái)配置(日本公開待審專利出版物No.2002-110963)。
通常，當(dāng)將柵極電壓施加到通過(guò)在一個(gè)晶面((100)面)上形成柵絕緣層配置的MIS晶體管上時(shí)，在硅襯底中形成溝道。那時(shí)，溝道寬度由垂直于電子或空穴在沿所述一個(gè)晶面形成的溝道上活動(dòng)的方向的方向上的長(zhǎng)度提供。
為了增強(qiáng)上述MIS晶體管的電流驅(qū)動(dòng)能力，要求增強(qiáng)上述溝道的電子遷移或者空穴遷移，以便實(shí)現(xiàn)以上所述，因此要求一種設(shè)計(jì)，使得上述溝道寬度延長(zhǎng)，從而降低溝道內(nèi)電子和空穴的浪費(fèi)。
專利文件1日本公開待審專利出版物No.2002-110963。
可是，在MIS晶體管的一般配置中，很難增強(qiáng)半導(dǎo)體上元件的整體性，因?yàn)镸IS晶體管的元件面積隨著溝道寬度的增加而增加。在采用日本公開待審專利出版物No.2002-110963中公開的技術(shù)的情況下，取決于由形成溝道的半導(dǎo)體襯底突出部表示的面方向，剩余的電子和空穴被浪費(fèi)，并且例如即使有效驅(qū)動(dòng)晶體管的能量用于(100)晶面中的溝道寬度的各個(gè)單位長(zhǎng)度是最佳的，但它將在其它晶面中顯著地下降。
在配置CMOS晶體管時(shí)，電子遷移率具有比空穴遷移率大兩倍或者三倍的值，因此，為了彼此匹配電流驅(qū)動(dòng)能力，具有小電流驅(qū)動(dòng)能力的p溝道MOS晶體管的元件面積必須制造得比n溝道MOS晶體管的元件面積大，以致p溝道MOS晶體管的溝道寬度變大。相反地，在嘗試匹配元件面積時(shí)，溝道寬度變得相同但是電流驅(qū)動(dòng)能力不一致。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種MIS晶體管，用于實(shí)現(xiàn)溝道寬度的增加同時(shí)控制元件面積的增加，以及用于實(shí)現(xiàn)對(duì)于溝道中溝道寬度的各個(gè)單位長(zhǎng)度來(lái)說(shuō)，有效驅(qū)動(dòng)晶體管的能量值減少的控制，并且，本發(fā)明的另一個(gè)目的是提供一種CMOS晶體管，其中p溝道MOS晶體管和n溝道MOS晶體管的元件面積相同，并且電流驅(qū)動(dòng)能力也一致。MIS晶體管具有以下配置。
本發(fā)明的MIS晶體管的一個(gè)模式是MIS晶體管，它形成在半導(dǎo)體襯底上，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底具有突出部，其表面是主平面上的至少兩個(gè)不同晶面；柵絕緣層，用于覆蓋構(gòu)成所述突出部的表面的各個(gè)所述至少兩個(gè)不同晶面的至少一部分；柵電極，包含于柵絕緣層，以便與半導(dǎo)體襯底電絕緣，并且所述柵電極包含于構(gòu)成所述突出部的表面的各個(gè)所述至少兩個(gè)不同晶面上；以及單電導(dǎo)率類型的擴(kuò)散區(qū)(例如n型或者p型電導(dǎo)率類型，并且單電導(dǎo)率類型擴(kuò)散的意思指，那個(gè)區(qū)形成在上述柵電極的兩側(cè)，具有相同電導(dǎo)率類型的擴(kuò)散區(qū))形成在突出部中面對(duì)構(gòu)成突出部的表面的各個(gè)所述至少兩個(gè)不同晶面，并且分別形成在柵電極的兩側(cè)上。
在這種情況下，期望的是，在分別形成在柵電極兩側(cè)上的單電導(dǎo)率擴(kuò)散區(qū)之間，沿柵絕緣層形成的溝道的溝道寬度由沿所述至少兩個(gè)不同晶面產(chǎn)生的各個(gè)溝道的溝道寬度的和表示。
還期望的是，上述柵絕緣層覆蓋配置突出部的表面的各個(gè)所述至少兩個(gè)不同晶面的至少一部分，以致所述至少兩個(gè)不同晶面是連續(xù)覆蓋的。
本發(fā)明的MIS晶體管的另一個(gè)模式是MIS晶體管，它形成在半導(dǎo)體襯底上，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底具有突出部，其表面是主平面上的至少兩個(gè)不同晶面；柵絕緣層，用于覆蓋構(gòu)成主平面以及突出部的表面的各個(gè)所述至少兩個(gè)不同晶面的至少一部分；柵電極，由柵絕緣層包括，以便與半導(dǎo)體襯底電絕緣，并且所述柵電極包括在構(gòu)成主平面和所述突出部的表面的各個(gè)所述至少兩個(gè)不同晶面上；以及單電導(dǎo)率類型的擴(kuò)散區(qū)，它形成在突出部中面對(duì)構(gòu)成主平面和突出部的表面的各個(gè)所述至少兩個(gè)不同晶面，并且分別形成在柵電極的兩側(cè)。
在這種情況下，沿主平面產(chǎn)生的溝道的溝道寬度可以與沿不同于所述至少兩個(gè)晶面中的主平面的晶面產(chǎn)生的溝道的溝道寬度互補(bǔ)。
期望的是，上述柵絕緣層覆蓋配置主平面和突出部的表面的各個(gè)所述至少兩個(gè)不同晶面的至少一部分，以致主平面和所述至少兩個(gè)不同晶面是連續(xù)覆蓋的。
同樣期望的是，MIS晶體管的各個(gè)上述模式包括信號(hào)晶體管。
同樣期望的是，MIS晶體管的各個(gè)上述模式具有一種配置，其特征在于，半導(dǎo)體襯底是硅襯底并且主平面和所述至少兩個(gè)不同晶面是來(lái)自(100)面、(110)面和(111)面中的任何兩個(gè)不同晶面。
利用這種配置，沿所述至少兩個(gè)不同晶面產(chǎn)生沿MIS晶體管的柵絕緣層產(chǎn)生的溝道。在具有這種配置的MIS晶體管中，能夠在不同于直接擴(kuò)大元件面積的晶面的方向上獲得溝道寬度?？赡艿氖牵瑢?duì)于沿柵絕緣層產(chǎn)生的溝道中溝道寬度的各個(gè)單位長(zhǎng)度，控制有效驅(qū)動(dòng)晶體管的能量值的減少。
另外，期望的是，在MIS晶體管的每一上述模式中，通過(guò)將硅襯底的表面暴露在規(guī)定惰性氣體的等離子體下以便去除氫來(lái)形成柵絕緣層，而且硅襯底和絕緣體的界面處的氫含量在表面密度單元中為1011/cm2或者更少。
這種配置允許對(duì)于沿柵絕緣層產(chǎn)生的溝道中溝道寬度的單位長(zhǎng)度，控制有效驅(qū)動(dòng)晶體管的能量值的減少。
此外，通過(guò)沿突出部產(chǎn)生溝道，有可能控制溝道長(zhǎng)度調(diào)制效應(yīng)，它減少有效柵極長(zhǎng)度以及增加漏極電流，這是由晶體管特性的飽和區(qū)中夾斷點(diǎn)(溝道載流子密度變到大約0的點(diǎn))的移動(dòng)引起的。
本發(fā)明的CMOS晶體管的一個(gè)模式假定，n溝道MOS晶體管僅僅形成在半導(dǎo)體襯底的主平面上，并且在MIS晶體管的上述各個(gè)模式中，以及在MIS晶體管的上述各個(gè)模式中，p溝道MOS晶體管包括柵絕緣層作為氧化膜并且單電導(dǎo)率型擴(kuò)散區(qū)作為p型擴(kuò)散區(qū)。
本發(fā)明的CMOS晶體管的另一個(gè)模式假定，n溝道MOS晶體管和p溝道MOS晶體管包括在(100)面作為它的主平面的硅襯底上，并且n溝道MOS晶體管包括單獨(dú)覆蓋一部分主平面的柵氧化膜；由柵氧化膜配置在主平面上的柵電極，以便與硅襯底電絕緣；以及n型擴(kuò)散區(qū)形成在硅襯底中面對(duì)主平面并且形成在柵電極兩側(cè)上，并且p溝道MOS晶體管包括p型擴(kuò)散區(qū)，它相當(dāng)于如上所述MIS晶體管的各個(gè)模式中的單電導(dǎo)率型擴(kuò)散區(qū)；柵氧化膜，相當(dāng)于如上所述MIS晶體管的各個(gè)模式中的柵絕緣層；以及(100)晶面，以及第二晶面是對(duì)應(yīng)于如上所述MIS晶體管的各個(gè)模式中所述至少兩個(gè)晶面的(110)晶面。
期望的是，配置上述CMOS晶體管的各個(gè)模式，以便p溝道MOS晶體管和n溝道MOS晶體管的電流驅(qū)動(dòng)能力彼此相等，并且p溝道MOS晶體管和n溝道MOS晶體管的元件面積相同。
利用這種配置，在p溝道MOS晶體管中，這種p溝道MOS晶體管是CMOS晶體管的大元件面積的直接原因，柵絕緣層能夠形成在一個(gè)晶面上，該晶面定向在與直接引起CMOS晶體管的元件面積大的晶面不同方向的晶面上。由此，在p溝道MOS晶體管中，沿柵絕緣層產(chǎn)生的溝道的溝道寬度能夠在與直接引起元件面積大的方向的不同方向上產(chǎn)生。因此，p溝道MOS晶體管的電流驅(qū)動(dòng)能力和n溝道MOS晶體管的電流驅(qū)動(dòng)能力能夠一致，并且沒(méi)有MOS晶體管之間元件面積的變化。
因?yàn)樵趐溝道MOS晶體管中能夠沿所述至少兩個(gè)不同晶面獲得溝道寬度，因此可能的是，p溝道MOS晶體管和僅僅形成在主平面上的n溝道MOS晶體管的元件面積和電流驅(qū)動(dòng)能力能夠大致一致。
附圖的簡(jiǎn)要說(shuō)明本發(fā)明將連同附圖參考以下詳細(xì)說(shuō)明而變得更加顯而易見，其中

圖1是給出利用徑向線隙縫天線的等離子體處理器件的實(shí)例的截面圖；圖2是紅外線攝譜儀的圖1中硅襯底103表面上的硅氫鍵的分析結(jié)果；圖3是在圖1的處理室101中的氣壓改變同時(shí)保持處理室中Kr/O2的壓力比在97/3時(shí)，處理室中的壓力和形成的氧化膜的厚度之間的關(guān)系；圖4是比較Kr/O2等離子體氧化膜的生長(zhǎng)率與干的熱氧化膜的生長(zhǎng)率的圖解；圖5是比較Kr/O2等離子體氧化膜的中間能隙處的Dit與干的熱氧化膜的中間能隙處的Dit的圖解；圖6是配置p溝道MOS晶體管的實(shí)例；圖7是從圖6提取的一個(gè)部分的圖解；圖8是配置CMOS晶體管的實(shí)例；圖9是從圖8提取的一個(gè)部分的圖解；圖10A給出漏極電壓對(duì)照歸一化漏極電流特性；圖10B給出漏極電壓對(duì)照歸一化漏極電流特性；以及圖10C給出漏極電壓對(duì)照歸一化漏極電流特性。
實(shí)現(xiàn)本發(fā)明的最佳模式在下面的描述中，參考附圖闡述本發(fā)明的優(yōu)選實(shí)施例的細(xì)節(jié)。
本發(fā)明的實(shí)施例的晶體管具有MIS(金屬絕緣體半導(dǎo)體)配置。
MIS晶體管的柵絕緣層根據(jù)柵絕緣層薄膜形成技術(shù)而形成，其中MIS晶體管薄柵絕緣層形成為具有高性能電氣特性，如日本公開待審專利出版物No.2002-261091中所公開的。
首先提供對(duì)MIS晶體管的柵絕緣層薄膜形成技術(shù)的解釋。
對(duì)于MIS晶體管的柵絕緣層類型，存在諸如日本公開待審專利出版物No.2002-261091中描述的氧化膜、氮化膜和氮氧化合物膜的變化，并且還有對(duì)于具有諸如硅和鍺的不同晶面的半導(dǎo)體襯底的許多變化。任何上述柵絕緣層或者半導(dǎo)體襯底可被用于本發(fā)明的實(shí)施例中；然而為了便于理解本說(shuō)明，以下描述采取MOS(金屬氧化物半導(dǎo)體)配置晶體管的實(shí)例，其中硅(Si)襯底的表面為(100)晶面、(110)晶面和(111)晶面中的至少兩個(gè)晶面作為半導(dǎo)體襯底，并且氧化膜作為柵絕緣層。
圖1是給出利用徑向線隙縫天線的等離子體處理器器件100的實(shí)例的截面圖。
在此柵絕緣層薄膜形成方法中，為了去除終止硅表面的懸掛鍵的氫，在同一處理室中利用Kr作為后續(xù)氧化膜形成過(guò)程中的等離子體激勵(lì)氣體，順序地執(zhí)行表面封端氫去除處理和氧化處理。
首先，抽空一個(gè)真空容器(處理室)101，將氬(Ar)氣從簇射板102引入該容器，以及隨后將引入的氣體轉(zhuǎn)變?yōu)?Kr)氣。真空處理室101中的壓力設(shè)置在大約133Pa(1托)。
下一步，將硅襯底103放置在具有加熱機(jī)構(gòu)的采樣臺(tái)104上，并且采樣的溫度設(shè)置在大約400℃。如果硅襯底103的溫度落在200-550℃的范圍內(nèi)，則如下所述的結(jié)果幾乎一樣。硅襯底103利用稀釋的氫氟酸處理，該硅襯底103在緊靠前面的預(yù)處理處理步驟中清潔，因此表面上硅的懸掛鍵被氫終止。
下一步，從同軸波導(dǎo)105提供2.45GHz的微波到徑向線隙縫天線106，以及在處理室101從徑向線隙縫天線106經(jīng)電介質(zhì)板107發(fā)出微波，其中電介質(zhì)板107配置在處理室101的一部分壁上。發(fā)出的微波激勵(lì)從簇射板102引入到處理室101中的Kr氣，并且高密度Kr等離子體直接形成在簇射板102之下。如果提供的微波頻率大致在900MHz到10GHz的范圍之內(nèi)，則以下解釋的結(jié)果幾乎一樣。
在圖1所示配置中，在當(dāng)前實(shí)施例中，簇射板102和襯底103之間的距離設(shè)置在6cm。兩者之間的較短距離實(shí)現(xiàn)更高速度的薄膜形成。
盡管本實(shí)施例給出利用具有徑向線隙縫天線的等離子體器件的薄膜形成實(shí)例，但其它方法也可用于通過(guò)在處理室內(nèi)發(fā)出微波來(lái)激勵(lì)等離子體。
通過(guò)將硅襯底103暴露在Kr氣激勵(lì)的等離子體下，硅襯底103的表面接收低能量的Kr離子照射，并且表面上的封端氫被去除。
圖2給出用紅外線攝譜儀的硅襯底表面上硅氫鍵合的分析結(jié)果，并且顯示利用通過(guò)在處理室101中低于133Pa(1托)壓力下發(fā)出功率密度為1.2W/cm2的微波激勵(lì)的Kr等離子體的硅表面上封端氫的去除效應(yīng)。
參考圖2，公開了僅僅1秒的Kr等離子體輻照引起波數(shù)2100cm-1附近的大部分光學(xué)吸收消失，它是硅氫鍵的特性，并且大致30秒的照射時(shí)，光學(xué)吸收幾乎完全消失。換句話說(shuō)，大約30秒的Kr等離子體輻照能夠去除終止硅表面的氫。在本實(shí)施例中，Kr等離子體輻照持續(xù)1分鐘，并且完全去除表面上的封端氫。
接下來(lái)，從簇射板102引入分壓比為97/3的Kr/O2混合氣。在這種情況下，處理室中的壓力維持在大約133Pa(1托)。在其中混合了Kr氣和O2氣的高密度激勵(lì)等離子體中，處于中間激發(fā)態(tài)的Kr*和O2分子碰撞，有效地產(chǎn)生大量原子氧O*。
在當(dāng)前實(shí)施例中，硅襯底103的表面由此原子氧O*氧化。利用本薄膜形成方法能夠在大約400℃的相當(dāng)?shù)蜏氐那闆r下由原子氧進(jìn)行氧化處理。為了增加Kr*-O2碰撞的機(jī)會(huì)，合乎需要的是，處理室具有高壓；然而，如果壓力過(guò)高，則產(chǎn)生的O*彼此碰撞并且再次變成O2分子。因此，存在一個(gè)最佳的氣壓。
圖3給出在保持處理室內(nèi)Kr/O2的壓力比在97/3，處理室101內(nèi)的氣壓改變的情況下，所形成的氧化膜的厚度和處理室中的壓力之間的關(guān)系。在圖4中，硅襯底103的溫度設(shè)置在400℃，并且氧化處理執(zhí)行10分鐘。
參考圖3，顯示當(dāng)處理室101內(nèi)的壓力在大約133Pa(1托)時(shí)氧化速度最高，因此此壓力或者大約為此壓力的壓力情況是最佳的。最佳的壓力不限于硅襯底103的面方向是(100)面的情況，而是對(duì)具有任何面方向的任何硅表面都一樣。
當(dāng)形成期望膜厚度的二氧化硅膜時(shí)，停止施加微波能，然后終止等離子體激勵(lì)。另外，用氬氣替代Kr/O2混合氣，然后氧化處理完成。Ar氣在本過(guò)程之前和之后使用，作為吹掃氣，它不像Kr那么昂貴。用于本過(guò)程的Kr氣將被恢復(fù)并且再循環(huán)。
跟隨上述Kr/O2等離子體氧化膜的形成，包括MOS晶體管和電容器的半導(dǎo)體集成電路器件能夠在眾所周知的電極形成過(guò)程、保護(hù)膜形成過(guò)程、以及氫氣燒結(jié)處理過(guò)程等等之后完成。
當(dāng)由上述過(guò)程形成的3nm厚的二氧化硅膜內(nèi)單位表面密度中的氫含量通過(guò)熱解吸分析測(cè)量時(shí)，結(jié)果為大約1012/cm2或者更少。確定具有特別低的漏泄電流的氧化膜中二氧化硅膜內(nèi)單位表面密度中氫含量大約為1011/cm2或者更少。通過(guò)比較，沒(méi)有在氧化膜形成之前暴露于Kr等離子體的氧化膜含氫在單位表面密度中超過(guò)1012/cm2。
在剝離由上述過(guò)程形成的二氧化硅膜之后用原子力顯微鏡測(cè)量硅表面的粗糙度并且與氧化膜形成之前硅表面的粗糙度比較，確定硅表面的粗糙度保持無(wú)變化。換句話說(shuō)，硅表面沒(méi)有在去除封端氫以及氧化之后增加粗糙度。
根據(jù)本柵絕緣層薄膜形成方法，留在硅襯底和形成為MOS晶體管的柵絕緣層的二氧化硅膜之間界面處的氫被去除，并且界面被平直。通過(guò)這種平直，即使柵絕緣層變薄，也能夠獲得界面中間能隙處的低Dit，并且獲得良好的電氣特性(低漏泄電流特性、中間能隙處的低Dit、高壓阻抗、高熱載流子阻抗、恒定閾值電壓特性等等)。另外，在柵絕緣層為任意面方向的情況下，仍能夠從該面方向獲得良好的電氣特性。
為了表示隨后描述的具有三維配置MOS晶體管的有效性，作為本發(fā)明的實(shí)施例的實(shí)例，在下面解釋上述不同面方向(晶面)的分析結(jié)果的實(shí)例。
圖4給出在利用圖1的等離子體處理器件100氧化硅襯底(100)面、(111)面和(110)面時(shí)，Kr/O2等離子體氧化膜的生長(zhǎng)率與干的熱氧化膜的生長(zhǎng)率的比較。
參考圖4，它給出與干的熱氧化膜相比，Kr/O2等離子體氧化膜產(chǎn)生高得多的生長(zhǎng)率，利用活性原子氧O*的硅襯底氧化有效地進(jìn)行。此外，從圖4應(yīng)該理解，(111)面和(110)面的硅原子表面密度大于(100)面、比(100)面產(chǎn)生較低的生長(zhǎng)率。這與從原料供應(yīng)速率確定過(guò)程得到的結(jié)論一致；因此該結(jié)果提示，在這種方式下形成的等離子體氧化膜具有優(yōu)良的膜質(zhì)量。
相反，在硅襯底的(111)和(110)面上形成干的熱氧化膜時(shí)，氧化膜的生長(zhǎng)率比在(100)面上形成干的熱氧化膜時(shí)的生長(zhǎng)率更高，提示(111)面和(110)面上形成的干的熱氧化膜的膜質(zhì)量較低。
圖5給出如上所述形成的Kr/O2等離子體氧化膜的中間能隙處的Dit與干的熱氧化膜的中間能隙處的Dit的比較結(jié)果。
參考圖5的公開，在硅的(100)面上形成的Kr/O2等離子體氧化膜的中間能隙處的Dit和在硅的(111)面和硅的(110)面上形成的Kr/O2等離子體氧化膜全部比硅的(100)面上形成的干的熱氧化膜更低，因此能夠獲得具有極高質(zhì)量的氧化膜。
相反地，如圖4中的結(jié)果的預(yù)測(cè)，在硅的(111)面和硅的(110)面上形成的干的熱氧化膜在中間能隙具有極高的Dit，并且可能的是，可能引起各種問(wèn)題，比如由載流子俘獲引起的閾值電壓方面的變化以及在用作MOS晶體管的柵絕緣層時(shí)柵漏電流的增加。
用這種方式，通過(guò)應(yīng)用柵絕緣層薄膜形成技術(shù)到MOS晶體管的柵絕緣層的形成部件，不僅在硅襯底的(100)面而且在硅襯底的(110)面以及硅襯底的(111)面上形成柵絕緣層的有效性在本發(fā)明的實(shí)施例中給出。
在下面的描述中，闡述本發(fā)明的實(shí)施例的由以上解釋的效應(yīng)支持的MIS晶體管的配置細(xì)節(jié)。圖6和圖7是配置三維p溝道MOS晶體管的實(shí)例。
圖7是從圖6提取的一個(gè)部分的圖解。
舉例來(lái)說(shuō)，如圖6所示的p溝道MOS晶體管700形成在硅襯底702上，硅襯底702將其上形成p型區(qū)的(100)面作為主平面，如圖7所示。
如圖7所示，寬度為W并且高度為H的突出部704形成在硅襯底702的p型區(qū)中。如圖7所示，突出部704的頂面由(100)面限定，并且兩個(gè)側(cè)壁面由(110)面限定。
二氧化硅膜通過(guò)圖1中解釋的等離子體處理器件100均勻地形成在圖6的硅襯底702上，并且在膜的頂部，圖6所示的多晶硅柵電極706形成在硅襯底702的p型區(qū)上。此外，二氧化硅膜的圖案形成跟在柵電極706的圖案形成之后執(zhí)行，并且柵絕緣層708形成在由圖6所示的粗線和虛線圍繞的區(qū)中，以便裝配柵電極。
另外，在圖6的p溝道MOS晶體管700中，包括上述突出部704的p型擴(kuò)散區(qū)710a和710b通過(guò)利用柵電極706作為自校準(zhǔn)掩模而離子注入p型雜質(zhì)，從而形成在柵電極706的兩側(cè)上，如圖6所示。結(jié)果，p溝道MOS晶體管700形成在硅襯底702上的上述p型區(qū)上。
在本實(shí)例中描述的p溝道MOS晶體管700，具有長(zhǎng)度為L(zhǎng)的柵極長(zhǎng)度，并且柵電極706覆蓋突出部704的兩側(cè)上W’/2柵極寬度的硅襯底702的扁平部分。因此，柵電極706的(100)面上包括突出部704A的頂部的柵極寬度用W+W′表示，同時(shí)，柵電極706的(110)面上的柵極寬度形成在兩個(gè)側(cè)壁上，因此表示為2H。
當(dāng)電壓施加到上述配置的這種p溝道MOS晶體管時(shí)，在硅襯底702中沿柵絕緣層708產(chǎn)生其中空穴移動(dòng)的溝道，如陰影區(qū)所示。
根據(jù)上述配置，p型區(qū)上p溝道MOS晶體管700的電流驅(qū)動(dòng)能力用如下公式表示μp1(W+W’)+2μP2H，其中μp1表示(100)面中的空穴遷移率，并且μP2表示(110)面中的空穴遷移率。
這個(gè)實(shí)例中給出的p溝道MOS晶體管的配置具有帶兩個(gè)側(cè)壁的突狀配置，以便配置一個(gè)不同于(100)面的作為主平面的晶面；但是，配置可僅僅包括一個(gè)側(cè)壁。
有可能通過(guò)配置柵極寬度以便W′比H足夠小，從而制造足夠小的元件面積。在這種情況下，溝道寬度僅僅取決于H和W的長(zhǎng)度。
在如上的p溝道MOS晶體管配置中，實(shí)現(xiàn)了中間間隙處的低Dit，并且能夠在具有不同面方向的半導(dǎo)體襯底和柵絕緣層之間的各個(gè)界面降低閃爍噪聲。此外，通過(guò)假定圖6中陰影區(qū)給出的溝道配置，有可能減少溝道長(zhǎng)度調(diào)制效應(yīng)，因此能夠穩(wěn)定地獲得良好的電氣特性。具有這種突狀配置的MOS晶體管是降低各個(gè)元件中電氣特性變化的穩(wěn)定元件。
此外，在這種具有三維配置的p溝道MOS晶體管中，p溝道MOS晶體管的柵極寬度不僅能夠在半導(dǎo)體襯底的主平面(例如(100)面)上獲得，而且能夠在如上所述不同方向定向的晶面(例如(110)面)上獲得。另外，有可能的是，能夠僅僅從突出部本身獲得柵極寬度，并不利用主平面。因此，在不同于主平面的晶面上沿柵絕緣層產(chǎn)生p型擴(kuò)散區(qū)710a和710b之間的溝道。
如上所述，因?yàn)闇系赖碾姎馓匦詫?duì)于任何晶面都良好(換句話說(shuō)，對(duì)溝道寬度的單位長(zhǎng)度中有效驅(qū)動(dòng)晶體管的能量值的減少進(jìn)行控制)，有可能通過(guò)選擇大的H值來(lái)代替W+W′值，以及獲得圖6中垂直方向上的溝道寬度，從而在實(shí)踐中制造小元件面積的p溝道MOS晶體管。
在上述配置實(shí)例中，硅襯底的(100)面是主平面，并且硅襯底的(110)面是側(cè)壁面；然而，晶體管可以通過(guò)任意地組合(100)面、(110)面和(111)面來(lái)配置，并且將從組合獲得類似于以上所述的效果。
在上述配置實(shí)例中，闡述了p溝道MOS晶體管；然而，n溝道MOS晶體管也可以包括三維配置和類似于以上的效果。
接下來(lái)，描述CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)晶體管的配置，其中MOS晶體管的三維配置僅僅應(yīng)用于具有小遷移率的p溝道MOS晶體管。
圖8和圖9是配置包括p溝道MOS晶體管和n溝道MOS晶體管的CMOS晶體管的配置實(shí)例。
圖9是從圖8提取的一個(gè)部分的圖解。
圖8中的CMOS晶體管900形成在(100)面作為主平面的硅襯底910上，在(100)面上，形成由元件分離區(qū)905分開的n型A區(qū)和p型B區(qū)，如圖9所示，并且在p型B區(qū)上形成寬度為W1B的突出部910B以及高度為HB的兩個(gè)側(cè)壁。從圖9可以清楚地看到，突出部910B的頂面由(100)面限定，并且側(cè)壁面由(110)面限定。
二氧化硅膜通過(guò)圖1所述的等離子體處理器件100均勻地形成在圖9的硅襯底910上，并且在該膜上，圖8所示的多晶硅柵電極930A和930B分別形成在A區(qū)和B區(qū)上。此外，二氧化硅膜圖案形成跟隨柵電極930A和930B的圖案形成而執(zhí)行，并且在圖8所示粗線和虛線圍繞的面中形成柵絕緣層920A以便對(duì)應(yīng)于柵電極930A，以及形成柵絕緣層920B以便對(duì)應(yīng)于柵電極930B。
此外，在圖8中的CMOS晶體管900中，n型擴(kuò)散區(qū)910a和910b通過(guò)利用柵電極930A作為自校準(zhǔn)掩模而離子注入n型雜質(zhì)，從而形成在n型A區(qū)中柵電極930A的兩側(cè)上。在p型B區(qū)中，包括突出部910B的p型擴(kuò)散區(qū)910c和910d形成在該區(qū)中柵電極930B的兩側(cè)。結(jié)果，在硅襯底910上，n溝道MOS晶體管940A形成在上述n型A區(qū)上，并且p溝道MOS晶體管940B形成在上述p型B區(qū)上。
在此實(shí)例所示的CMOS晶體管900中，n溝道MOS晶體管940A具有LgA的柵極長(zhǎng)度，而p溝道MOS晶體管940B具有LgB的柵極長(zhǎng)度。
在此實(shí)例所示的n溝道MOS晶體管中，柵電極930A覆蓋硅襯底910的(100)面的寬度為WA，如圖8所示，因此，n溝道MOS晶體管的柵極寬度表示為WA。
另一方面，在p溝道MOS晶體管中，在突出部910B的各個(gè)側(cè)，柵電極930B覆蓋硅襯底910的扁平部分的柵極寬度為W2B/2。因此，在p溝道MOS晶體管中，包括突出部910B的頂部的柵電極930B的(100)面上柵極寬度表示為W1B+W2B，并且柵電極930B的(110)面上的柵極寬度形成在兩個(gè)側(cè)壁上，因此表示為2HB。
當(dāng)電壓施加于具有上述配置的這種CMOS晶體管時(shí)，在n型A區(qū)中，在硅襯底910中沿柵絕緣層92DA產(chǎn)生其中電子移動(dòng)的溝道，并且在p型B區(qū)中，在硅襯底910中沿柵絕緣層920B產(chǎn)生其中空穴移動(dòng)的溝道，如圖8中陰影區(qū)所示。
根據(jù)上述配置，在n型A區(qū)上形成的n溝道MOS晶體管940A的電流驅(qū)動(dòng)能力表示為公式μn1WA，其中μn1表示(100)面的電子遷移率。
另一方面，在p型B區(qū)上形成的p溝道MOS晶體管940B的電流驅(qū)動(dòng)能力表示為公式μp1(W1B+W2B)+2μp2HB，其中μp1表示(100)面中的空穴遷移率，并且μp2表示(110)面中的空穴遷移率。
然后，在此實(shí)例所示的三維CMOS晶體管900中，通過(guò)設(shè)置p溝道MOS晶體管940B的突出部910B的寬度和高度以便滿足公式μn1WA＝μp1(W1B+W2B)+2μp2HB，n溝道MOS晶體管940A的電流驅(qū)動(dòng)能力能夠設(shè)置為等于p溝道MOS晶體管940B的電流驅(qū)動(dòng)能力。
具體在這種配置中，通過(guò)設(shè)置突出部910B的高度HB，以便在WA＝W1B+W2B、以及LgA＝LgB的情況下滿足上述公式，n溝道MOS晶體管940A的元件面積可以與p溝道MOS晶體管940B的元件面積一樣，并且兩者的電流驅(qū)動(dòng)能力能夠彼此相等。
這個(gè)實(shí)例中給出的p溝道MOS晶體管的配置具有兩個(gè)側(cè)壁的突狀配置，以便配置不同于作為主平面的(100)面的晶面；但是，配置可僅僅包括一個(gè)側(cè)壁。
在如上的CMOS晶體管配置中，在半導(dǎo)體襯底和柵絕緣層之間的界面中實(shí)現(xiàn)了中間能隙處的低Dit，因此能夠降低閃爍噪聲，并且能夠穩(wěn)定地獲得良好的電氣特性。為此，具有這種配置的CMOS晶體管是具有降低的元件電氣特性變化的穩(wěn)定元件。具體地說(shuō)，因?yàn)閚溝道MOS晶體管的電流驅(qū)動(dòng)能力以及p溝道MOS晶體管的電流驅(qū)動(dòng)能力能夠一致，因此能夠抑制各個(gè)MOS晶體管的電氣特性的變化引起的驅(qū)動(dòng)能力等的降低。
此外，在具有三維p溝道MOS晶體管的CMOS晶體管中，不僅能夠在硅襯底的主平面(例如(100)面)上獲得p溝道MOS晶體管的柵極寬度，而且能夠在主平面(例如(110)面)上形成的定向在一個(gè)不同方向上的突出部的晶面上獲得p溝道MOS晶體管的柵極寬度。因此，不僅在半導(dǎo)體襯底的主平面上而且在另一晶面上沿柵絕緣層產(chǎn)生p型擴(kuò)散區(qū)91Dc和910d之間產(chǎn)生的溝道。由于上述溝道的電氣特性對(duì)如上所述的任何晶面都是良好的(換句話說(shuō)，對(duì)溝道寬度的單位長(zhǎng)度下有效驅(qū)動(dòng)晶體管的能量值的減少進(jìn)行控制)，有可能根據(jù)n溝道MOS晶體管的元件面積通過(guò)利用大的HB值代替W1B+W2B的值，并且獲得圖8中的垂直方向上的溝道寬度，從而制造小元件面積的p溝道MOS晶體管。
在上述配置實(shí)例中，硅襯底的(100)面是主平面并且硅襯底的(110)面是側(cè)壁面；然而，晶體管可以通過(guò)任意地組合(100)面、(110)面和(111)面來(lái)配置，并且將從任何組合獲得類似于上述的效果。
圖10A-圖10C給出通過(guò)圖1中的等離子體處理器件100在二氧化硅膜分別形成在硅襯底的(100)面上、硅襯底的(111)面以及硅襯底的(110)面上，并且形成其中二氧化硅膜作為柵絕緣層的p溝道MOS晶體管時(shí)，漏極電壓和歸一化漏極電流之間關(guān)系。圖10A和圖10B給出通過(guò)Kr/O2等離子體處理形成二氧化硅膜、以及通過(guò)干的熱氧化處理形成二氧化硅膜這兩種情況。但是，在圖10C中，因?yàn)檠趸げ皇峭ㄟ^(guò)干的熱氧化處理形成在硅的(110)面上，因此僅僅給出通過(guò)Kr/O2等離子體處理形成的柵氧化膜的一個(gè)實(shí)例。圖10A的結(jié)果是p溝道MOS晶體管，其柵極長(zhǎng)度為10μm，并且柵極寬度為50μm，而圖10B和圖10C的結(jié)果是p溝道MOS晶體管，其柵極長(zhǎng)度為10μm，并且柵極寬度為300μm。
參考圖10A-圖10C，描述了有可能通過(guò)在p溝道MOS晶體管形成在硅的(111)面上時(shí)，在除硅的(100)面之外的任何晶面，比如(111)面或者(110)面上形成晶體管，獲得與(100)面上形成的p溝道MOS晶體管的電流驅(qū)動(dòng)力相比約1.3倍的電流驅(qū)動(dòng)力，以及在p溝道MOS晶體管形成在硅的(110)面上時(shí)，獲得與(100)面上形成的p溝道MOS晶體管的電流驅(qū)動(dòng)力相比約1.8倍的電流驅(qū)動(dòng)力，從而增加p溝道MOS晶體管漏極電流，它是互導(dǎo)或者電流驅(qū)動(dòng)能力。
如上述數(shù)據(jù)所示，證明圖6和圖8中利用定向在不同面方向中的晶面配置為三維的MOS晶體管具有高電流驅(qū)動(dòng)能力。
上述三維MIS晶體管和CMOS晶體管能夠應(yīng)用于各種電路。
例如，本發(fā)明的實(shí)施例的CMOS晶體管能夠應(yīng)用于傳遞晶體管電路、反相電路、推挽放大器等等。在這種情況下，有可能校準(zhǔn)CMOS晶體管中包含的p溝道MOS晶體管和n溝道MOS晶體管的開關(guān)特性等等，因此晶體管輸出的輸出信號(hào)失真能夠顯著地降低。
應(yīng)用到數(shù)字電路的NAND電路和NOR電路也是可能的。
此外，沒(méi)有利用CMOS晶體管的單獨(dú)地n溝道MOS晶體管或者p溝道MOS晶體管能夠應(yīng)用于上述電路。
顯然，本發(fā)明的實(shí)施例的MIS晶體管或者CMOS晶體管能夠應(yīng)用于模擬電路。
如上所述，根據(jù)本發(fā)明的實(shí)施例，能夠在通過(guò)從確定元件面積的規(guī)定晶面突出形成的晶面上獲得溝道寬度。在沿各個(gè)晶面產(chǎn)生的溝道中，能夠顯著地控制溝道寬度的單位長(zhǎng)度中有效驅(qū)動(dòng)晶體管的能量值的減少。為此，獲得另外的溝道寬度在實(shí)際上是可能的同時(shí)控制元件面積的增加。
還可能降低CMOS晶體管的尺寸，因?yàn)槟軌蚴怪苯右鸫蟮腃MOS晶體管元件面積的p溝道MOS晶體管的元件面積變小。
此外，在p溝道MOS晶體管的元件面積接近或者等于n溝道MOS晶體管的元件面積的情況下，因?yàn)闇系涝诓煌跀U(kuò)大p溝道MOS晶體管的元件面積的方向的方向上產(chǎn)生，因此兩者的電流驅(qū)動(dòng)能力能夠一致，沒(méi)有引起它們的元件面積的變化。
本發(fā)明將被視為包含許多變化，并沒(méi)有背離其范圍和精神。因此，應(yīng)該理解，本文的描述用于舉例以便于理解本發(fā)明，并且不應(yīng)該被視為對(duì)范圍的限制。本發(fā)明的范圍由權(quán)利要求的范圍給出，并且不應(yīng)由說(shuō)明書限制。此外，落入權(quán)利要求的范圍的等效體的所有修改和備選結(jié)構(gòu)都公平地落在本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.一種MIS晶體管，形成在半導(dǎo)體襯底上，包括半導(dǎo)體襯底，包括一個(gè)突出部，該突出部的表面是主平面上的至少兩個(gè)不同晶面；柵絕緣層，用于覆蓋構(gòu)成所述突出部的表面的各個(gè)所述至少兩個(gè)不同晶面的至少一部分；柵電極，包含于所述柵絕緣層，以便與所述半導(dǎo)體襯底電絕緣，并且包含于構(gòu)成所述突出部的表面的各個(gè)所述至少兩個(gè)不同晶面上；以及單電導(dǎo)率型擴(kuò)散區(qū)，形成在所述突出部中，面對(duì)構(gòu)成所述突出部的表面的各個(gè)所述至少兩個(gè)不同晶面，并且分別形成在所述柵電極的兩側(cè)上。
2.如權(quán)利要求1所述的MIS晶體管，其中在分別形成在所述柵電極的兩側(cè)上的所述單電導(dǎo)率擴(kuò)散區(qū)之間隨所述柵絕緣層形成的溝道的溝道寬度由沿所述至少兩個(gè)不同晶面產(chǎn)生的各個(gè)溝道的溝道寬度的和表示。
3.如權(quán)利要求1或權(quán)利要求2所述的MIS晶體管，其中所述柵絕緣層覆蓋配置所述突出部的表面的各個(gè)所述至少兩個(gè)不同晶面的所述至少一部分，以便所述至少兩個(gè)不同晶面是連續(xù)覆蓋的。
4.一種MIS晶體管，形成在半導(dǎo)體襯底上，包括半導(dǎo)體襯底，包括一個(gè)突出部，該突出部的表面是主平面上的至少兩個(gè)不同晶面；柵絕緣層，用于覆蓋構(gòu)成所述主平面和所述突出部的表面的各個(gè)所述至少兩個(gè)不同晶面的至少一部分；柵電極，包含于所述柵絕緣層，以便與所述半導(dǎo)體襯底電絕緣，并且包含于構(gòu)成所述主平面和所述突出部的表面的各個(gè)所述至少兩個(gè)不同晶面上；以及單電導(dǎo)率型擴(kuò)散區(qū)，形成在所述突出部中面對(duì)構(gòu)成所述主平面和所述突出部的表面的各個(gè)所述至少兩個(gè)不同晶面，并且分別形成在所述柵電極的兩側(cè)上。
5.如權(quán)利要求4所述的MIS晶體管，其中沿所述主平面產(chǎn)生的溝道的溝道寬度與沿所述至少兩個(gè)晶面中不同于所述主平面的晶面產(chǎn)生的溝道的溝道寬度互補(bǔ)。
6.如權(quán)利要求4或權(quán)利要求5所述的MIS晶體管，其中所述柵絕緣層覆蓋配置所述主平面和所述突出部的表面的各個(gè)所述至少兩個(gè)不同晶面的至少一部分，以便所述主平面和所述至少兩個(gè)不同晶面是連續(xù)覆蓋的。
7.如權(quán)利要求1或權(quán)利要求4所述的MIS晶體管，它是信號(hào)晶體管。
8.如權(quán)利要求1或權(quán)利要求4所述的MIS晶體管，其中所述半導(dǎo)體襯底是硅襯底；以及通過(guò)將所述硅襯底的表面暴露在規(guī)定惰性氣體的等離子體下以便去除氫來(lái)形成所述柵絕緣層，并且所述硅襯底和所述柵絕緣層的界面處的氫含量在單位表面密度中為1011/cm2或者更少。
9.如權(quán)利要求8所述的MIS晶體管，其中所述半導(dǎo)體襯底是硅襯底；以及所述主平面和所述至少兩個(gè)不同晶面是來(lái)自(100)面、(110)面和(111)面中的任何兩個(gè)不同晶面。
10.一種CMOS晶體管，包括根據(jù)權(quán)利要求1或者權(quán)利要求4的所述MIS晶體管，并且還包括僅僅形成在半導(dǎo)體襯底的主平面上的n溝道MOS晶體管，以及p溝道MOS晶體管，其中所述p溝道MOS晶體管包括柵絕緣層是氧化膜；以及單電導(dǎo)率型擴(kuò)散區(qū)是p型擴(kuò)散區(qū)。
11.一種CMOS晶體管，包括根據(jù)權(quán)利要求8所述的MIS晶體管，并且還包括僅僅在半導(dǎo)體襯底的主平面上形成的n溝道MOS晶體管，以及p溝道MOS晶體管，其中所述p溝道MOS晶體管包括柵絕緣層是氧化膜；以及單電導(dǎo)率型擴(kuò)散區(qū)是p型擴(kuò)散區(qū)。
12.一種CMOS晶體管，包括根據(jù)權(quán)利要求1或者權(quán)利要求4所述的MIS晶體管，并且還包括(100)面作為它的主平面硅襯底上的n溝道MOS晶體管和p溝道MOS晶體管，其中所述n溝道MOS晶體管包括柵氧化膜，單獨(dú)覆蓋一部分所述主平面，柵電極，通過(guò)柵氧化膜配置在所述主平面上，以便與所述硅襯底電絕緣，以及n型擴(kuò)散區(qū)，形成在硅襯底中面對(duì)所述主平面，并且形成在所述柵電極的兩側(cè)上，以及所述p溝道MOS晶體管包括單電導(dǎo)率型擴(kuò)散區(qū)是p型擴(kuò)散區(qū)；所述柵絕緣層是柵氧化膜；以及在所述至少兩個(gè)晶面中，一個(gè)晶面是(100)晶面，并且另一個(gè)晶面是(110)晶面。
13.如權(quán)利要求11所述的CMOS晶體管，其中所述p溝道MOS晶體管和n溝道MOS晶體管中的所述電流驅(qū)動(dòng)能力彼此相等，并且所述p溝道MOS晶體管和n溝道MOS晶體管的元件面積相同。
全文摘要
公開了在半導(dǎo)體襯底中形成的一種MIS三極管，它包括半導(dǎo)體襯底(702，910)，該半導(dǎo)體襯底具有其表面相對(duì)于襯底的主表面具有至少兩個(gè)不同晶面(704，910B)的突出部；柵絕緣膜(708，920B)，覆蓋至少一部分構(gòu)成所述突出部的表面的各個(gè)晶面；柵電極(706，930B)，經(jīng)所述柵絕緣膜形成在各個(gè)晶面上；以及相同電導(dǎo)率類型的擴(kuò)散區(qū)(710a，710b，910c，910d)，它們形成在突出部中面對(duì)各個(gè)晶面以及柵絕緣電極的兩側(cè)上。通過(guò)具有這種結(jié)構(gòu)，MIS晶體管能夠具有增加的溝道寬度的同時(shí)，抑制裝置面積的增加。
文檔編號(hào)H01L21/8238GK1806319SQ20048001627
公開日2006年7月19日 申請(qǐng)日期2004年6月11日 優(yōu)先權(quán)日2003年6月13日
發(fā)明者大見忠弘, 西牟田武史, 宮城弘, 須川成利, 寺本章伸 申請(qǐng)人:株式會(huì)社豐田自動(dòng)織機(jī), 新瀉精密株式會(huì)社, 大見忠弘