專利名稱：掃描測試設(shè)計方法、掃描測試電路、掃描測試電路插入用計算機輔助設(shè)計程序、大規(guī)模集 ...的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種大規(guī)模集成電路設(shè)計方法、大規(guī)模集成電路測試電路及大規(guī)模集成電路設(shè)計計算機輔助設(shè)計程序，詳細來說，涉及一種在設(shè)計掃描測試電路時成為問題的、關(guān)于移位寄存器工作的保持時間的設(shè)計保證和控制了伴隨于保持保證延遲元件的插入的電路面積的增加、功耗的增加及漏電流的增加的測試簡單化設(shè)計技術(shù)。
背景技術(shù)：
到目前為止，關(guān)于測試簡單化設(shè)計，進行掃描測試設(shè)計的情況是最一般的。根據(jù)圖5說明該掃描測試設(shè)計。
在圖5中，進行寄存器轉(zhuǎn)移電平(RTL)的設(shè)計后，以寄存器轉(zhuǎn)移電平文件501作為輸入數(shù)據(jù)進行邏輯綜合計算機輔助設(shè)計程序502，生成門電平(gate level)的連線表(netlist)503。首先，利用掃描測試電路插入計算機輔助設(shè)計程序504，將構(gòu)成該門電平電路503的一部分的觸發(fā)器電路(以下，稱為FF電路)置換為掃描FF電路。該掃描FF電路，具有通常數(shù)據(jù)輸入端D和測試輸入端DT作為輸入端，構(gòu)成為如下若設(shè)定為掃描移位模式，便選出從DT一側(cè)的端子輸入數(shù)據(jù)的形式；若設(shè)定為測試模式(非掃描移位模式)，便選出從D一側(cè)的端子輸入數(shù)據(jù)的形式。接著，所述掃描測試電路插入計算機輔助設(shè)計程序504，使掃描FF電路中的輸出端NQ(或Q)和測試輸入端DT串聯(lián)。這樣，串聯(lián)的多個掃描FF電路就作為巨大的移位寄存器工作，生成插入掃描測試電路后的連線表505。
在對電路進行測試的情況下，從外部端即掃描輸入向所述掃描移位寄存器串行輸入用自動測試模式生成(ATPG)程序所生成的檢查用數(shù)據(jù)，將數(shù)據(jù)移入所述移位寄存器中后，切換為測試模式，實施通常的FF電路間數(shù)據(jù)傳輸。之后，再次進行移位寄存器工作，從外部端即掃描輸出取出數(shù)據(jù)，再對該數(shù)據(jù)和期望值進行比較。這樣來進行大規(guī)模集成電路的故障檢查。
在該現(xiàn)有的掃描測試設(shè)計中，掃描FF電路的DT輸入端和Q輸出端的連接是無規(guī)則的。就是說，設(shè)計上未特別指定從哪個FF電路向哪個FF電路進行數(shù)據(jù)移入。結(jié)果是，根據(jù)現(xiàn)有掃描設(shè)計得到的電路，具有例如圖2所示的電路結(jié)構(gòu)。在該圖2的例子中，存在進行下述移位數(shù)據(jù)傳輸?shù)牟糠?，即從FF電路202a傳輸?shù)紽F電路202b中的移位數(shù)據(jù)傳輸和從FF電路202b通過FF電路202c傳輸?shù)紽F電路202d中、從FF電路202f通過FF電路202g傳輸?shù)紽F電路202h中這些不同的時鐘樹系統(tǒng)間的移位數(shù)據(jù)傳輸。
例如日本公開專利公報特開平11-108999號公報所述，在根據(jù)這樣的現(xiàn)有掃描設(shè)計得到的電路中，在規(guī)定部分安裝延遲插入用緩沖器，以使時鐘相位差降低。
然而，在根據(jù)所述的現(xiàn)有設(shè)計方法實現(xiàn)掃描移位寄存器的工作保證的情況下，如圖2所示，因為許多部分進行不同的時鐘樹系統(tǒng)間的移位數(shù)據(jù)傳輸，所以許多保持保證用延遲元件即保持保證用延遲元件206a～206e被插入在該不同的時鐘樹系統(tǒng)之間的掃描移位電路部分。因此，存在造成電路面積的增加、功耗的增加及許多延遲元件在備用時的漏電流的增加的課題。
如上述圖2所示的例子那樣，在使不同的時鐘樹間的FF電路互相連接的現(xiàn)有電路中，若采用利用了容易地明顯受到道間串擾(crosstalk)等干擾和電壓下降(IR drop)的影響的半導(dǎo)體微細工序的設(shè)計，時鐘樹部分的延遲時間就受到所述干擾和電壓下降的影響，在傳輸移位數(shù)據(jù)時所需要的保持余量更多了，從而插入在掃描移位電路部分的延遲元件的數(shù)量進一步增加。由上述測試簡單化設(shè)計所造成的延遲元件數(shù)量的進一步增加，會使大規(guī)模集成電路的電路面積進一步增加，甚至會導(dǎo)致功耗的增加和許多延遲元件在備用時的漏電流的明顯增加。

發(fā)明內(nèi)容
本發(fā)明正是為解決這些問題而研究開發(fā)出來的。其目的在于在掃描測試設(shè)計方法和掃描測試電路中，即使在利用了微細化工序的大規(guī)模集成電路中很明顯的道間串擾和電壓下降的影響很明顯，也通過有效地減少插入在掃描移位電路中的延遲元件數(shù)量，邊減少大規(guī)模集成電路的面積、有效地控制功耗和截止漏電流，邊確實地得到掃描移位寄存器的工作保證。
為了解決所述課題，在本發(fā)明中重新系統(tǒng)地研討了下述事情，即所包括的多個掃描觸發(fā)器電路的連接關(guān)系，即在從哪個掃描觸發(fā)器電路到哪個掃描觸發(fā)器電路傳輸數(shù)據(jù)時能減少應(yīng)該插入的延遲元件的數(shù)量。
該研討的結(jié)果，在本發(fā)明中，以由時鐘樹綜合(以下，稱為CTS)的各個最后級元件驅(qū)動的多個觸發(fā)器電路作為一個小組，構(gòu)成掃描移位寄存器。在以如上所述構(gòu)成的多個掃描移位寄存器還分別作為子掃描鏈(sub-scan chain)使子掃描鏈互相連接并構(gòu)成更大的掃描移位寄存器的情況下，采用下述順序作為使子掃描鏈互相連接的優(yōu)先順序(1)使時鐘線的門級數(shù)一樣的移位寄存器互相連接。
(2)在使所述級數(shù)有差別的移位寄存器互相連接的情況下，使級數(shù)差小的那兩個移位寄存器優(yōu)先地互相連接。
(3)在使所述級數(shù)有差別的移位寄存器互相連接時，連接為從級數(shù)多的子鏈向級數(shù)少的子鏈傳輸數(shù)據(jù)的形式或時鐘延遲大的子鏈向時鐘延遲小的子鏈傳輸數(shù)據(jù)的形式。
具體而言，本發(fā)明的掃描測試設(shè)計方法是，以具有許多掃描觸發(fā)器電路作為掃描測試電路、相對所述許多掃描觸發(fā)器電路的時鐘端構(gòu)成有時鐘樹的半導(dǎo)體集成電路為對象，著眼于位于所述時鐘樹的最后一級的多個最后級元件，在每個該最后級元件中，使由各個該最后級元件所驅(qū)動的多個掃描觸發(fā)器電路互相串聯(lián)，構(gòu)成掃描移位寄存器。
本發(fā)明是在所述掃描測試設(shè)計方法中，在以所述各最后級元件的掃描移位寄存器分別作為子掃描鏈使所述子掃描鏈互相連接并構(gòu)成更長的掃描移位寄存器時，使構(gòu)成所述時鐘樹的元件的級數(shù)相同的子掃描鏈優(yōu)先地互相連接。
本發(fā)明是在所述掃描測試設(shè)計方法中，在以所述各最后級元件的掃描移位寄存器分別作為子掃描鏈使所述子掃描鏈互相連接并構(gòu)成更長的掃描移位寄存器時，在使構(gòu)成所述時鐘樹的元件的級數(shù)不同的子掃描鏈互相連接的情況下，使構(gòu)成所述時鐘樹的元件間的相對級數(shù)差最小的子掃描鏈優(yōu)先地互相連接。
本發(fā)明是在所述掃描測試設(shè)計方法中，在使構(gòu)成所述時鐘樹的元件的級數(shù)不同的子掃描鏈互相連接時，根據(jù)構(gòu)成所述時鐘樹的元件的級數(shù)差將事先指定的數(shù)量的延遲元件插入在所述連接的子掃描鏈之間。
本發(fā)明是在所述掃描測試設(shè)計方法中，在以所述各最后級元件的掃描移位寄存器分別作為子掃描鏈使所述子掃描鏈互相連接并構(gòu)成更長的掃描移位寄存器時，按照從所述時鐘樹的時鐘原點到構(gòu)成各子掃描鏈的觸發(fā)器電路的時鐘端的延遲時間大的子掃描鏈向所述延遲時間小的子掃描鏈進行數(shù)據(jù)傳輸?shù)捻樞?，使所述子掃描鏈互相連接。
本發(fā)明的掃描測試設(shè)計方法，以具有許多掃描觸發(fā)器電路作為掃描測試電路、相對所述許多掃描觸發(fā)器電路的時鐘端構(gòu)成有時鐘樹、并且具有在時鐘樹的多個規(guī)定位置上分別安裝了時鐘脈沖門元件的選通時鐘樹的半導(dǎo)體集成電路為對象，著眼于所述多個時鐘脈沖門元件，在每個該時鐘脈沖門元件中，使由該時鐘脈沖門元件所驅(qū)動的多個掃描觸發(fā)器電路互相串聯(lián)，構(gòu)成掃描移位寄存器。
本發(fā)明是在所述掃描測試設(shè)計方法中，在以所述各時鐘脈沖門元件的掃描移位寄存器分別作為子掃描鏈使所述子掃描鏈互相連接并構(gòu)成更長的掃描移位寄存器時，實施所述掃描測試設(shè)計方法。
本發(fā)明的掃描測試電路是，在多個掃描觸發(fā)器電路串聯(lián)構(gòu)成掃描移位寄存器、并且相對所述多個掃描觸發(fā)器電路的時鐘端構(gòu)成有時鐘樹的掃描測試電路中，在所述多個掃描觸發(fā)器電路中，使從所述時鐘樹的規(guī)定時鐘供給點到觸發(fā)器電路的時鐘端的元件級數(shù)相同的至少兩個或兩個以上的觸發(fā)器電路互相連續(xù)地連接，構(gòu)成所述掃描移位寄存器。
本發(fā)明是在所述掃描測試電路中，在從所述時鐘樹的規(guī)定時鐘供給點到觸發(fā)器電路的時鐘端的元件級數(shù)不同的觸發(fā)器電路之間，使從所述時鐘樹的規(guī)定時鐘供給點到觸發(fā)器電路的時鐘端的元件級數(shù)的相對級數(shù)差最小的觸發(fā)器電路互相連續(xù)地連接，將所述掃描移位寄存器構(gòu)成得更長。
本發(fā)明的掃描測試電路是，在具有多個掃描觸發(fā)器電路、相對所述多個掃描觸發(fā)器電路的時鐘端構(gòu)成有時鐘樹的掃描測試電路中，在每個位于所述時鐘樹的末端的多個最后級元件中，使連接在該各最后級元件上的多個觸發(fā)器電路構(gòu)成掃描移位寄存器。
本發(fā)明是在所述掃描測試電路中，在所述多個掃描移位寄存器的相互之間分別安裝有延遲元件，構(gòu)成有使所述多個掃描移位寄存器通過所述多個延遲元件連接的長移位寄存器。
本發(fā)明是在所述掃描測試電路中，所述各個延遲元件由晶體管構(gòu)成，該晶體管的閾值電壓高于構(gòu)成所述觸發(fā)器電路的晶體管的閾值電壓。
本發(fā)明的掃描測試電路插入用計算機輔助設(shè)計程序，以具有許多觸發(fā)器電路、相對所述許多觸發(fā)器電路的時鐘端構(gòu)成有時鐘樹的半導(dǎo)體集成電路為對象，使計算機實行下述步驟將所述許多觸發(fā)器電路分別置換為掃描觸發(fā)器電路的步驟和其后在每個位于所述時鐘樹的最后一級的多個最后級元件中，使由該最后級元件所驅(qū)動的多個掃描觸發(fā)器電路互相串聯(lián)并構(gòu)成掃描移位寄存器的步驟。
本發(fā)明的掃描測試電路插入用計算機輔助設(shè)計程序，使計算機實行下述步驟輸入具有多個掃描觸發(fā)器電路的任意掃描測試電路的電路數(shù)據(jù)的步驟，暫且切斷所述電路數(shù)據(jù)中的所述掃描觸發(fā)器電路間的移位數(shù)據(jù)傳輸部分的電路連接的步驟，其后在相對所述多個掃描觸發(fā)器電路的時鐘端構(gòu)成有時鐘樹的情況下，在每個位于所述時鐘樹的最后一級的多個最后級元件中，使由該各最后級元件所驅(qū)動的多個掃描觸發(fā)器電路互相串聯(lián)并構(gòu)成掃描移位寄存器，將掃描鏈最佳化的步驟以及輸出所述最佳化后的連線表信息的步驟。
本發(fā)明是在所述掃描測試電路插入用計算機輔助設(shè)計程序中，在使由所述各最后級元件所驅(qū)動的多個掃描觸發(fā)器電路串聯(lián)的掃描移位寄存器分別作為子掃描鏈使構(gòu)成所述時鐘樹的元件的級數(shù)不同的子掃描鏈互相連接的情況下，使計算機實行下述步驟使構(gòu)成所述時鐘樹的元件間的相對級數(shù)差最小的子掃描鏈優(yōu)先地互相連接的步驟和其后輸出連線表信息的步驟。
本發(fā)明的大規(guī)模集成電路，包括所述掃描測試電路和由所述掃描測試電路進行測試的內(nèi)部電路。
本發(fā)明的攜帶式數(shù)碼機器，安裝有所述大規(guī)模集成電路。
如上所述，在本發(fā)明中，以由時鐘樹的最后級元件所驅(qū)動的多個觸發(fā)器電路為單位構(gòu)成掃描移位寄存器，因為在該多個觸發(fā)器電路的相互之間，時鐘信號傳達到這些觸發(fā)器電路中的傳播延遲時間大致相等，所以該各掃描移位寄存器在工作上的設(shè)計能容易地得到保證。
如現(xiàn)有技術(shù)那樣，若利用在插入掃描測試電路時不能判斷出發(fā)生數(shù)據(jù)保持違反的部分、在其后的時刻設(shè)計時判斷出保持違反部分、再在該違反部分插入保持保證延遲元件這個方法，便需要在掃描觸發(fā)器電路的輸出一側(cè)插入很多的保持保證用延遲元件。因此，保持保證用延遲元件在除了掃描測試工作以外的通常工作中還會進行不需要的遷移，功耗會增加。這是一個缺點。但是在本發(fā)明中，因為能夠減少插入在移位數(shù)據(jù)傳輸線中的保持保證用延遲元件的數(shù)量，所以能夠?qū)崿F(xiàn)低功耗化，并且能夠減少這些延遲元件在備用時的漏電流(截止漏電流)。因此，能夠進一步進行低功耗化。
在現(xiàn)有技術(shù)中，如上所述，因為是在發(fā)現(xiàn)保持違反后插入保持保證用延遲元件的方法，所以即使觸發(fā)器電路間的時刻特性一時符合設(shè)計制約，也若在插入掃描測試電路后在數(shù)據(jù)移位電路一側(cè)發(fā)生所述保持違反，便會有使整個電路的時刻特性惡化的情況。但是，在本發(fā)明中，因為能夠?qū)H有最小限度的數(shù)量的保持保證用延遲元件插入在掃描移位電路中，并且電路結(jié)構(gòu)是在其后的時刻設(shè)計時難以發(fā)生保持違反的，所以設(shè)計順序的反轉(zhuǎn)很少，時刻特性的收斂性也提高，能夠進行響應(yīng)時間(TAT)很短的設(shè)計。
在用所得到的掃描測試電路實施制造檢查的情況下，能夠?qū)崿F(xiàn)即使由于制造工序的偏差、道間串擾等干擾或電壓下降等而芯片面內(nèi)的局部區(qū)域有了時鐘電路的延遲特性也能夠良好地保證掃描移位工作的魯棒性設(shè)計(robust design)。因此，掃描測試中的制造產(chǎn)品合格率提高。
尤其是，因為在本發(fā)明中使構(gòu)成時鐘樹的元件中的級數(shù)相同的子掃描鏈、其相對級數(shù)差最小的子掃描鏈最優(yōu)先地互相連接，所以即使由于制造的偏差、道間串擾等干擾或電壓下降而局部區(qū)域的時鐘系統(tǒng)的傳播延遲特性變化，也能夠良好地得到對于掃描測試電路的移位寄存器工作的設(shè)計保證。
在本發(fā)明的掃描測試電路插入用計算機輔助設(shè)計程序中，因為具有使由時鐘樹的最后級元件所驅(qū)動的多個掃描觸發(fā)器電路互相串聯(lián)并構(gòu)成掃描移位寄存器的設(shè)計規(guī)則系統(tǒng)，所以能夠?qū)呙铚y試電路的插入自動化，并且能夠在與現(xiàn)有掃描鏈布線最佳化功能一樣的設(shè)計階段中采用所述設(shè)計規(guī)則系統(tǒng)，能夠設(shè)計出使設(shè)計工序不增加且設(shè)計順序的反轉(zhuǎn)少的半導(dǎo)體集成電路。
在本發(fā)明中，因為被包括的掃描測試電路是截止漏電流很少、功耗也很低的電路即低功率電路，所以通過將它應(yīng)用于電池驅(qū)動的攜帶式數(shù)碼機器和安裝在汽車內(nèi)的數(shù)碼機器中，電池壽命很長的數(shù)碼機器得到實現(xiàn)。


圖1是表示具有本發(fā)明的第一實施例的掃描移位寄存器的結(jié)構(gòu)的掃描測試電路的圖。
圖2是表示具有現(xiàn)有掃描移位寄存器的結(jié)構(gòu)的掃描測試電路的圖。
圖3是表示在本發(fā)明的第四實施例中使時鐘樹的元件級數(shù)不同的子掃描鏈互相連接的順序的概念圖。
圖4是說明本發(fā)明的第六和第九實施例的掃描測試設(shè)計方法的設(shè)計流程圖。
圖5是表示現(xiàn)有測試設(shè)計流程的圖。
圖6(a)是表示本發(fā)明的第六實施例中的時鐘相位差的分布的圖，圖6(b)是表示具有該時鐘相位差的分布且時鐘樹元件的級數(shù)不同的掃描子鏈間的連接方法的圖。
圖7是表示本發(fā)明的第七實施例中的掃描FF電路的結(jié)構(gòu)的圖。
圖8是說明在本發(fā)明的第八實施例中用子掃描鏈間的時鐘延遲分布進行掃描鏈連接的方法的設(shè)計流程圖。
圖9是表示圖8所示的設(shè)計流程圖中的測試電路插入設(shè)計的詳細情況的流程圖。
圖10表示圖8所示的設(shè)計流程圖中的掃描鏈最佳化的詳細情況的流程圖。
圖11是說明基于圖9的測試電路插入設(shè)計流程圖的子掃描鏈的連接順序的圖。
圖12是說明基于圖10的掃描鏈最佳化設(shè)計流程圖的子掃描鏈的連接順序的圖。
圖13是表示具有本發(fā)明的第十實施例的掃描移位寄存器的結(jié)構(gòu)的掃描測試電路的圖。
具體實施例方式
下面，參照

本發(fā)明的實施例。
(第一實施例)圖1表示根據(jù)本發(fā)明的第一實施例中的測試簡單化設(shè)計方法實現(xiàn)的掃描移位電路的掃描移位寄存器的結(jié)構(gòu)，是特別表示CTS緩沖器的結(jié)構(gòu)和掃描移位寄存器的連接關(guān)系的圖。下面，用該圖1進行說明。
在圖1中，101是時鐘延遲調(diào)整緩沖器，101a～101f是CTS緩沖器，形成有時鐘樹T，該時鐘樹T從規(guī)定的時鐘原點或時鐘供給點S經(jīng)過緩沖器101分為緩沖器101a、10b及101c，在該各分支中還分為三個緩沖器101f。時鐘信號通過該時鐘樹T被供到許多觸發(fā)器電路(以下，稱為FF電路)即FF電路102a～102j的時鐘端中。
在本實施例的設(shè)計方法中，首先以由CTS的最后級元件101f所驅(qū)動的多個FF電路為最小單位，構(gòu)成掃描移位寄存器。于是，用圖1中的三個FF電路102a構(gòu)成掃描移位寄存器的最小單位。同樣，使各有三個的FF電路102b、102c、102d、102e、102f、102g、102h、102i及102j串聯(lián)，分別構(gòu)成掃描移位寄存器。
在本實施例中，將所述掃描移位寄存器的最小單位稱為子掃描鏈。從CTS設(shè)計的特性來看，該子掃描鏈內(nèi)的FF電路是時鐘相位差最小的FF電路組，用由同一個CTS緩沖器驅(qū)動的這些FF電路構(gòu)成的掃描移位寄存器，可以期待很穩(wěn)定的移位工作。
在微細化工序中道間串擾等干擾和電壓下降等的影響明顯的情況下，因保持時間違反而造成的數(shù)據(jù)移入的毛病會特別成為問題。作為其原因，可以舉出時鐘延遲因道間串擾和電壓下降等而變動這個事情。在本實施例中，因為所述子掃描鏈是由同一個CTS緩沖器驅(qū)動的FF電路組，所以大致相等、一樣地受到時鐘延遲的變動的影響。因此，能夠提供能對所述延遲變動的影響保證穩(wěn)定的工作的掃描移位寄存器。
(第二實施例)下面，說明本發(fā)明的第二實施例。
在表示所述第一實施例的圖1中，用三個FF電路102a構(gòu)成了子掃描鏈，以與所述三個FF電路102a一樣的形式用各有三個的FF電路102b、102c、102d、102e、102f、102g、102h、102i及102j構(gòu)成了各個掃描移位寄存器。因此，在所述第一實施例中，能通過將移位寄存器的各輸出入分別連接在大規(guī)模集成電路的掃描輸入或掃描輸出上，構(gòu)成掃描測試電路。但是，在這種情況下，在大規(guī)模的電路中，會造成下述情況，即測試端子的數(shù)量龐大，由于測試成本的增大和大規(guī)模集成電路的外端子制約而端子不夠，難以實現(xiàn)測試簡單化設(shè)計。
于是，通過使在所述第一實施例中所說明的子掃描鏈互相連接并構(gòu)成更大的掃描移位寄存器，來減少掃描輸出入端，這就是本實施例的結(jié)構(gòu)。
就是說，在圖1中說明的所述各子掃描鏈中，首先，使CTS緩沖器的級數(shù)相等的子掃描鏈通過圖1中所示的子掃描鏈連接網(wǎng)107、108及109優(yōu)先地互相連接。這時，當使子掃描鏈互相連接之際，也可以考慮到設(shè)計余量插入任意數(shù)量的保持時間保證用緩沖器。特別是在受到道間串擾等干擾和電壓下降等影響而各子掃描鏈的時鐘延遲變動了的時候，因為各子掃描鏈的時鐘變動相互不同，所以最好是采用插入考慮到該變動量的保持保證緩沖器的方法。但是，在使子掃描鏈互相連接時，也會有布線長度十分長的情況，因而并不一定需要插入所述緩沖器。在圖1的電路例中，因為在子掃描鏈間連接網(wǎng)107、108及109中可以省略保持時間保證用延遲元件，所以示出了不是通過這樣的延遲元件連接、而是使FF電路直接連接的例子。
這樣，在本實施例中，因為使CTS緩沖器級數(shù)相同的子掃描鏈互相連接，所以大規(guī)模集成電路內(nèi)的掃描鏈數(shù)量減少。因此，能夠消除掃描測試端不夠的現(xiàn)象。
(第三實施例)接著，說明本發(fā)明的第三實施例。
本第三實施例，示出了掃描測試端(掃描輸入端和掃描輸出端)的數(shù)量在所述第二實施例中還不能不多于制約端子數(shù)的情況下采用的設(shè)計方法。
在所述第二實施例中不能符合掃描測試端數(shù)的制約的情況下，或根據(jù)其他理由要進一步減少掃描鏈數(shù)的情況下，需要使CTS緩沖器的級數(shù)不同的掃描移位寄存器互相連接。在這種情況下，首先，還是與所述第二實施例一樣，使CTS緩沖器級數(shù)相等的移位寄存器通過子掃描鏈間連接網(wǎng)107、108及109優(yōu)先地互相串聯(lián)。
接著，在圖1中，作為連接的第二優(yōu)先順序，使從時鐘供給點S到CTS緩沖器的相對緩沖器級數(shù)差最小即級數(shù)差為一級的移位寄存器通過連接網(wǎng)110、111分別優(yōu)先地互相連接。在此，在圖1中，因為所述級數(shù)差為一級，所以在這些連接網(wǎng)110、111中插入一個延遲元件106a、106b。
接著，在要進一步減少掃描移位鏈數(shù)的情況下，作為第三優(yōu)先順序，使CTS緩沖器的相對級數(shù)差小于等于兩級的子掃描鏈通過圖1的子掃描鏈間連接網(wǎng)112優(yōu)先地互相連接。在此，因為所述級數(shù)差為兩級，所以在該連接網(wǎng)112中插入兩個延遲元件106c。以后，同樣利用使CTS緩沖器的相對級數(shù)差較小的移位寄存器優(yōu)先地互相連接的方法，進行測試設(shè)計，使掃描移位鏈數(shù)符合設(shè)計要求規(guī)格或設(shè)計制約。圖1示出了用該方法最終以一條掃描鏈103構(gòu)成了掃描測試電路的情況的電路例子。關(guān)于在CTS緩沖器級數(shù)不同的子掃描鏈之間的連接，對應(yīng)于CTS緩沖器的相對級數(shù)差，在相對級數(shù)差大的部分插入較多的緩沖器，在相對級數(shù)差小的部分插入較少的緩沖器。補充說明一下，插入的緩沖器數(shù)量，對于每個相對級數(shù)差事先設(shè)定。
(第四實施例)下面，說明本發(fā)明的第四實施例。
在所述第二和第三實施例中，需要考慮設(shè)計余量事先決定所插入的保持時間保證用延遲元件106a～106c的數(shù)量。在這種情況下，特別是如所述第三實施例那樣，在CTS緩沖器的相對級數(shù)差不同并且使具有各種級數(shù)差的子掃描鏈互相串聯(lián)的情況下，若考慮到組合誤差，便有下述憂慮，即插入的延遲元件數(shù)會成為余量過多設(shè)計。
于是，在本第四實施例中，首先根據(jù)所述第二實施例的設(shè)計方法構(gòu)成移位寄存器。就是說，作為第一優(yōu)先順序，使構(gòu)成時鐘樹的元件的級數(shù)相等的移位寄存器互相連接。在其結(jié)果中需要還進行串聯(lián)并構(gòu)成更大的掃描移位寄存器的情況下，采用下述第二優(yōu)先順序，該第二優(yōu)先順序與所述第三實施例的第二優(yōu)先順序不同。
就是說，在本第四實施例中，作為使時鐘電路的元件數(shù)(例如CTS緩沖器數(shù))不同的子掃描鏈互相連接的設(shè)計規(guī)則，作為第二優(yōu)先順序，在掃描輸入端一側(cè)安裝CTS緩沖器級數(shù)最多的子掃描鏈；在掃描輸出端一側(cè)安裝時鐘電路的結(jié)構(gòu)元件級數(shù)最少的掃描移位寄存器。對于從所述掃描輸入端一側(cè)的后一級到掃描輸出端一側(cè)的前一級連接的子掃描鏈，采用按照下述順序連接的設(shè)計方法，即沿從近于掃描輸入端的一側(cè)朝近于掃描輸出端的一側(cè)的方向，從CTS緩沖器級數(shù)多的子掃描鏈到CTS緩沖器級數(shù)少的子掃描鏈排列。
就是說，如圖3所示，根據(jù)該設(shè)計方法構(gòu)成的掃描測試電路成為下述掃描測試電路，即在CTS緩沖器級數(shù)相同的FF電路之間進行傳輸或從CTS緩沖器級數(shù)多的FF電路向CTS緩沖器級數(shù)少的FF電路(就是說，在子掃描鏈中，按從被供給的時鐘信號的延遲時間大的一側(cè)向小的一側(cè)進行數(shù)據(jù)傳輸?shù)捻樞?進行移位工作的掃描測試電路。具體而言，在圖3中，首先在CTS緩沖器級數(shù)都是七級的子掃描鏈310a之間、CTS緩沖器級數(shù)都是六級的子掃描鏈310b之間及CTS緩沖器級數(shù)都是五級的子掃描鏈310c之間互相連接，之后再使子掃描鏈互相連接，使得數(shù)據(jù)從CTS緩沖器級數(shù)較多的子掃描鏈310a向CTS緩沖器級數(shù)較少的子掃描鏈310b、310c以及CTS緩沖器級數(shù)最少即三級的子掃描鏈310d傳輸。
在此，被預(yù)測為這樣的，即一般來說，CTS緩沖器級數(shù)較多的移位寄存器的時鐘延遲較慢的情況很多，而CTS緩沖器級數(shù)較少的移位寄存器的時鐘延遲一般較快。因此，在CTS緩沖器級數(shù)有差別的子掃描鏈之間傳輸數(shù)據(jù)時，因為數(shù)據(jù)從時鐘延遲較慢的FF電路到時鐘延遲快一點的FF電路被傳輸，所以準備(set up)時間的余量較小，但是關(guān)于保持時間成為安全設(shè)計。在一般情況下，在掃描測試電路中，數(shù)據(jù)移位電路部分在FF電路間沒有電路，有充分的準備時間的余量，而因為數(shù)據(jù)移位電路的FF電路間沒有門，所以在掃描移位寄存器中，保持時間的保證成為課題。就是說，在本第四實施例中，能容易地提供設(shè)計為保持時間有余量的電路結(jié)構(gòu)。這樣，在本第四實施例中，就能夠得到對因道間串擾等干擾和電壓下降的影響而造成的時鐘延遲變動也有魯棒性的移位寄存器。
再說，在本第四實施例中，因為是對時鐘延遲變動具有安全性的設(shè)計，所以插入在構(gòu)成時鐘電路的元件級數(shù)不同的子掃描鏈間的數(shù)據(jù)傳輸線中的保持保證用延遲元件的數(shù)量也不需要設(shè)計為余量過多的形式，設(shè)計精度很高。因此，具有能將延遲元件數(shù)減少得比現(xiàn)有掃描測試電路少的優(yōu)點。
(第五實施例)接著，說明本發(fā)明的第五實施例。
在所述第二、第三及第四實施例中，因為能將所插入的保持保證用延遲元件的數(shù)量減少得比現(xiàn)有掃描測試電路少，所以能使電路面積縮小。本發(fā)明的第五實施例，提供進一步控制電路面積的增加的設(shè)計方法。下面進行說明。
在本實施例中，基本的電路設(shè)計方法例如與所述第二、第三及第四實施例一樣，但是例如在圖1中，在使子掃描鏈互相連接時插入在子掃描鏈間連接網(wǎng)110～112中的延遲元件106a～106c分別由晶體管構(gòu)成，該晶體管的閾值電壓高于構(gòu)成FF電路102a～102f以及邏輯電路的晶體管的閾值電壓。這樣，就能用較少的延遲元件得到較大的延遲時間。就是說，在本第五實施例中，構(gòu)成延遲元件的晶體管是與構(gòu)成整個大規(guī)模集成電路的晶體管相比閾值電壓更高。
(第六實施例)接著，說明本發(fā)明的第六實施例。
在所述第四實施例中，根據(jù)構(gòu)成時鐘電路的元件級數(shù)判斷并決定了子掃描鏈的連接順序。在本第六實施例中，示出了在插入CTS后的時鐘延遲調(diào)整工序中謀求掃描鏈之間的連接的最佳化的設(shè)計方法。根據(jù)該方法，提供實現(xiàn)精度高的掃描測試電路的方法。下面，用圖4、圖5及圖6進行說明。
圖5表示現(xiàn)有的一般的大規(guī)模集成電路的設(shè)計流程情況。圖4表示本第六實施例中的計算機輔助設(shè)計(CADComputer Aided Design)設(shè)計流程情況。在現(xiàn)有設(shè)計方法中，如圖5所示，進行寄存器轉(zhuǎn)移電平的設(shè)計后，以寄存器轉(zhuǎn)移電平文件501作為輸入數(shù)據(jù)進行邏輯綜合計算機輔助設(shè)計程序502，生成門電平的連線表503。對于該門電平的連線表503，用掃描測試電路插入計算機輔助設(shè)計程序504生成插入掃描測試電路后的連線表505。
所述插入掃描測試電路后的連線表505，作為掩模平面布置計算機輔助設(shè)計程序506的輸入數(shù)據(jù)使用，用掩模平面布置計算機輔助設(shè)計程序506進行布置和布線后，進行CST的插入，用時鐘延遲分析程序507進行時鐘的延遲分析。用其結(jié)果進行時鐘相位差的調(diào)整508，再輸出連線表409和圖案信息GDSII。
與此相對，在本第六實施例中，在圖4所示的大規(guī)模集成電路設(shè)計流程中，除了掃描測試電路插入程序404以外，到時鐘延遲分析407(或507)為止的其他步驟大概與所述圖5的流程一樣。較大的不同之處有下述兩點，第一點就是在所述掃描測試電路插入計算機輔助設(shè)計程序404中，用在本發(fā)明的第一～第四實施例(或包括第五實施例)中所說明的掃描鏈設(shè)計方法生成插入掃描測試電路后的連線表405。第二點就是在用時鐘延遲分析407的結(jié)果進行時鐘相位差的調(diào)整的步驟408中，根據(jù)在所述第四實施例中所說明的規(guī)則系統(tǒng)還進行掃描鏈的最佳化。
用圖6說明在圖4中所示的大規(guī)模集成電路設(shè)計流程的步驟408中的掃描鏈最佳化方法。
在圖4的時鐘延遲分析步驟407中，能夠把握各子掃描鏈的時鐘延遲情況。根據(jù)該信息，求出各子掃描鏈間的時鐘延遲差。在圖6(a)中作為度數(shù)分布603d示出了在該時鐘延遲分析步驟407中求出的時鐘延遲的分布的例子。在圖6(a)中，示出了許多子掃描鏈中在圖6(b)中所示的三條子掃描鏈603a、603b及603c的例子。相對構(gòu)成該三條子掃描鏈603a～603c的FF電路構(gòu)成有時鐘樹緩沖器602a、602b及602c，形成了CTS電路。對應(yīng)于各子掃描鏈603a～603c的時鐘延遲的度數(shù)分布情況，是在圖6(a)中所示的度數(shù)分布601a～601c。
在本第六實施例中，將時鐘延遲分布最大的子掃描鏈603a的輸入與掃描輸入端604連接起來，將時鐘延遲分布最小的子掃描鏈603c的輸出與掃描輸出端605連接起來。大規(guī)模集成電路內(nèi)部的子掃描鏈間連接，是按照下述順序進行，即從時鐘延遲分布的中值(median)最大的子掃描鏈到最小的子掃描鏈排列。就是說，在本實施例中，將時鐘延遲分布情況比較中間的子掃描鏈603b設(shè)在所述兩條子掃描鏈603a、603c之間。補充說明一下，這時再次實施通過保持時間保證用延遲元件606的連接。
因此，在本實施例中，能夠比較容易地進行對時鐘延遲變動有魯棒性的設(shè)計，并且不需要如現(xiàn)有的掃描設(shè)計方法那樣，以后強行插入許多保持保證用延遲元件。因而，在本第六實施例中，能夠用比現(xiàn)有設(shè)計方法還少的延遲元件數(shù)提供能保證掃描工作的掃描測試電路。
(第七實施例)一般來說，關(guān)于掃描移位電路部分，掃描測試電路在FF電路間沒有邏輯電路的情況較多。因此，移位寄存器，雖然對準備時間的設(shè)計制約有充分的余量，但是對于保持時間的設(shè)計制約的余量極少的情況較多。于是，在現(xiàn)有掃描測試設(shè)計中，將保持保證用緩沖器插入在掃描移位側(cè)電路的數(shù)據(jù)傳輸線中，來謀求保持時間的設(shè)計保證的方法是最一般的。
本第七實施例，是提供掃描FF電路，該掃描FF電路不會影響到通常電路中的FF電路數(shù)據(jù)傳輸?shù)臏蕚鋾r間，并且不會導(dǎo)致因保持保證用緩沖器等的插入而造成的電路面積的增加。下面，用圖7進行說明。
圖7表示本第七實施例中的FF電路之一例。在圖7中，掃描FF電路102，作為輸入端具有通常數(shù)據(jù)輸入端D、掃描移位數(shù)據(jù)輸入端DT、時鐘端CK及測試模式端NT，也具有一對輸出端Q、NQ。
構(gòu)成掃描移位數(shù)據(jù)輸入端DT一側(cè)的掃描移位數(shù)據(jù)輸入側(cè)電路702的P型晶體管702a、N型晶體管702b、反相器702c及三態(tài)反相器702d，由晶體管構(gòu)成，該晶體管的閾值電壓高于FF電路102的其他部分，特別是高于構(gòu)成通常數(shù)據(jù)輸入端D一側(cè)的通常數(shù)據(jù)輸入側(cè)電路701的部分701a～701d的晶體管。
因而，在本第七實施例中，因為不需要將保持保證用延遲電路插入在掃描移位側(cè)電路的數(shù)據(jù)傳輸線中，所以能在使FF電路的面積不增加的情況下增加掃描移位數(shù)據(jù)輸入一側(cè)的延遲時間。
因此，能夠減少在設(shè)計掃描測試時插入在掃描FF電路的移位數(shù)據(jù)傳輸線中的保持保證用延遲元件的數(shù)量，能夠提供電路面積和功耗小的大規(guī)模集成電路。
(第八實施例)下面，說明本發(fā)明的第八實施例。
以下，作為本第八實施例的計算機輔助設(shè)計程序，用圖3和圖8說明進行所述第一～第四及第六實施例的掃描測試設(shè)計的DFT(可測性設(shè)計Design For Testability)設(shè)計計算機輔助設(shè)計程序。
現(xiàn)有的作為DFT設(shè)計程序的掃描插入計算機輔助設(shè)計程序，將FF電路置換為掃描FF電路，使掃描FF電路的移位數(shù)據(jù)輸入端和輸出端互相無規(guī)則地掃描串聯(lián)。
與此相對，如圖8所示，在本第八實施例中的掃描測試電路插入計算機輔助設(shè)計程序，進行寄存器轉(zhuǎn)移電平(RTL)的設(shè)計后，以寄存器轉(zhuǎn)移電平文件801作為輸入數(shù)據(jù)進行邏輯綜合計算機輔助設(shè)計程序802，生成門電平的連線表803。對于該門電平的連線表803，用掃描測試電路插入計算機輔助設(shè)計程序804生成插入掃描測試電路后的連線表805。在此，在圖9中示出了所述掃描測試電路插入計算機輔助設(shè)計程序804的詳細情況。
在圖9的掃描測試電路插入計算機輔助設(shè)計程序804中，如圖11所示，首先在步驟804a中，使由各個最后級CTS緩沖器1005驅(qū)動的FF電路互相形成子掃描鏈1001。其次，在步驟804b中，在驅(qū)動最后級緩沖器1005的CTS緩沖器1002之間，使連接在該CTS緩沖器1002上的子掃描鏈1001暫且互相連接(在圖11中用符號[2]來表示)。之后，在步驟804c中，在驅(qū)動所述各個CTS緩沖器1002的多個CTS緩沖器1003之間，使連接在該CTS緩沖器1003上的鏈暫且互相連接(圖11中用符號[3]來表示)。之后，在步驟804d中，最后在驅(qū)動所述各個CTS緩沖器1003的第一級CTS緩沖器1004之間，使連接在該第一級CTS緩沖器1004上的鏈暫且互相連接(在圖11中用符號[4]來表示)。
之后，回到圖8，在步驟806中用掩模平面布置計算機輔助設(shè)計程序進行布置和布線，進行CTS的插入。
之后，在步驟807中，暫且切斷構(gòu)成掃描移位寄存器的FF電路間的傳輸移位數(shù)據(jù)的部分的電路信息，并且使一部分掃描移位寄存器部分的連線表信息復(fù)位，然后以CTS緩沖器級數(shù)和時鐘電路的元件級數(shù)為基準，根據(jù)所述第一～第六實施例中所說明的規(guī)則系統(tǒng)再次構(gòu)成連線表。在圖10中示出了再次構(gòu)成該連線表的計算機輔助設(shè)計程序。之后，用將掃描移位寄存器側(cè)電路這樣最佳化后的新門電平連線表再次進行平面布置(布置和布線)或僅進行布線。
接著，根據(jù)圖12對在圖10中所示的連線表的再構(gòu)成程序進行說明。在圖10中，首先在步驟807a中，在驅(qū)動各個最后級CTS緩沖器1005a的CTS緩沖器1002a之間，使各個CTS緩沖器1005a的級數(shù)相同的子掃描鏈1001互相連接(在圖12中用符號[6]來表示)。接著，在步驟807b中，在驅(qū)動各個最后級CTS緩沖器1005a的CTS緩沖器1002a之間，使各子掃描鏈1001互相連接，做到從各個CTS緩沖器1005a的級數(shù)多的子掃描鏈1001到級數(shù)少的子掃描鏈1001排列著連接(在圖12中用符號[7]來表示)。之后，在步驟807c中，在驅(qū)動多個CTS緩沖器1002a的CTS緩沖器1003a之間，還使CTS緩沖器1002a的級數(shù)相同的子掃描鏈1001互相連接(在圖12中用符號[8]來表示)。接著，在步驟807d中，在驅(qū)動多個CTS緩沖器1002a的CTS緩沖器1003a之間，使各子掃描鏈1001互相連接，做到從CTS緩沖器1002a的級數(shù)多的子掃描鏈1001到級數(shù)少的子掃描鏈1001排列著連接(在圖12中用符號[9]來表示)。接著，在步驟807e中，在驅(qū)動多個CTS緩沖器1003a的CTS緩沖器1004a之間，使CTS緩沖器1003a的級數(shù)相同的子掃描鏈1001互相連接(在圖12中沒有符合的部分)。之后，在步驟807f中，最終在驅(qū)動多個CTS緩沖器1003a的CTS緩沖器1004a之間，使其子掃描鏈1001互相連接，做到從CTS緩沖器1003a的級數(shù)多的子掃描鏈1001到級數(shù)少的子掃描鏈1001排列著連接(在圖12中用符號[11]來表示)。
之后，回到圖8，在步驟808中進行時鐘延遲分析，再在步驟809中進行CTS調(diào)整(時鐘相位差調(diào)整)，通過掩模平面布置計算機輔助設(shè)計程序再次進行一部分布置和物理布線的最佳化。結(jié)果是，能夠得到再次構(gòu)成移位寄存器電路部分后的連線表數(shù)據(jù)810和圖案信息GDSII。
因此，在本第八實施例中，能夠提供DFT(可測性設(shè)計Design ForTestability)設(shè)計計算機輔助設(shè)計程序，該DFT設(shè)計計算機輔助設(shè)計程序進行實現(xiàn)所述第一～第四及第六實施例的掃描測試設(shè)計。
(第九實施例)下面，說明本發(fā)明的第九實施例。
本第九實施例，示出了進行所述第一～第四及第六實施例的掃描測試設(shè)計的DFT設(shè)計的計算機輔助設(shè)計程序和具有掃描鏈最佳化功能的掩模平面布置計算機輔助設(shè)計程序。以下，用圖3和圖4進行說明。
現(xiàn)有的作為DFT設(shè)計程序的掃描插入計算機輔助設(shè)計程序，將FF電路置換為掃描FF電路，使掃描FF電路的移位數(shù)據(jù)輸入端和輸出端互相無規(guī)則地掃描串聯(lián)。
如圖4所示，在本發(fā)明的第九實施例中的掃描插入計算機輔助設(shè)計程序，進行寄存器轉(zhuǎn)移電平(RTL)的設(shè)計后，以寄存器轉(zhuǎn)移電平文件401作為輸入數(shù)據(jù)進行邏輯綜合計算機輔助設(shè)計程序402，生成門電平的連線表(netlist)403。對于該門電平的連線表403，用掃描測試電路插入計算機輔助設(shè)計程序404生成插入掃描測試電路后的連線表405。因為該掃描測試電路插入計算機輔助設(shè)計程序404的詳細情況與圖9一樣，所以其說明省略不提了。
接著，在圖4中所示的步驟406中，用與現(xiàn)有技術(shù)一樣的掩模平面布置計算機輔助設(shè)計程序進行布線，插入CTS后，在步驟407中進行時鐘延遲分析。之后，在步驟408中，根據(jù)所述時鐘延遲分析的結(jié)果進行時鐘相位差的調(diào)整后，用本第九實施例的計算機輔助設(shè)計程序暫且切斷掃描移位一側(cè)的FF電路間的連接信息，使連線表信息的一部分復(fù)位后，根據(jù)CTS緩沖器級數(shù)、時鐘電路的元件級數(shù)或各子掃描鏈的時鐘延遲信息，按照在所述第一～第六實施例中所說明的規(guī)則系統(tǒng)再次構(gòu)成連線表。在該步驟408中，利用將掃描移位側(cè)電路最佳化后的新門電平連線表，通過掩模平面布置計算機輔助設(shè)計程序也再次實行掃描移位側(cè)電路的物理布線處理。在該步驟408中的掃描鏈最佳化計算機輔助設(shè)計程序，實質(zhì)上與在所述圖10中所示的計算機輔助設(shè)計程序一樣，與它不同之處只有下述一點，即其程序的實行時間在于根據(jù)時鐘延遲分析的結(jié)果調(diào)整時鐘相位差之后。因此，該掃描鏈最佳化計算機輔助設(shè)計程序的說明省略不提了。
作為上述步驟的結(jié)果，本第九實施例中的計算機輔助設(shè)計程序，輸出再次構(gòu)成了移位電路部分的連線表和掩模平面布置數(shù)據(jù)。
(第十實施例)接著，說明本發(fā)明的第十實施例。
在所述第一實施例中，以由同一個CTS的最后級元件驅(qū)動的FF電路為最小單位構(gòu)成了掃描移位寄存器，而本第十實施例提供的是，關(guān)于實行了選通CTS的電路，以成為實行了選通CTS的起點的網(wǎng)絡(luò)和端子為最小單位構(gòu)成子掃描鏈的方法。
作為實現(xiàn)低功耗電路的方法，有使用時鐘選通(clock gating)的設(shè)計方法。也存在具有下述功能的計算機輔助設(shè)計工具，該功能就是即使在時鐘線中有選通電路，也自動使CTS成立。在這種情況下，原則上將從成為實行選通CTS的起點的網(wǎng)絡(luò)到FF電路的時鐘端的部分的相位差被調(diào)整為高精度的情況較多。因此，在與這樣的設(shè)計方法組合起來的情況下，以從實行了選通CTS的起點連接到下一條樹的FF電路為最小單位構(gòu)成子掃描鏈的方法，也能利用上述掃描測試設(shè)計。
根據(jù)圖13說明用這樣的選通CTS進行的子掃描鏈形成方法。在圖13中，在選通時鐘樹GS中安裝有第一、第二及第三選通元件(時鐘脈沖門元件)901g1～901g3。所述第一選通元件901g1，連接在屬于設(shè)置為第一級的第一區(qū)域B1的三個掃描觸發(fā)器電路902a的各個時鐘端上。第二選通元件901g2，連接在屬于設(shè)置在中級的位置上的第二區(qū)域B2的九個掃描觸發(fā)器電路902d、902e及902f的各個時鐘端上。第三選通元件901g3，連接在屬于設(shè)置在后級的位置上的第三區(qū)域B3的九個掃描觸發(fā)器電路902g、902h及902i的各個時鐘端上。在成立了共同或個別的條件時，所述各個選通元件901g1～901g3，停止將時鐘信號供給屬于所對應(yīng)的區(qū)域B1～B3的觸發(fā)器電路，來謀求低功耗化。
在所述區(qū)域B1～B3中，屬于各區(qū)域的觸發(fā)器電路被安裝在相互靠近的位置上，以控制來自所對應(yīng)的選通元件901g1～901g3的時鐘供給所需要的功率。因此，在屬于同一區(qū)域的觸發(fā)器電路中，來自所對應(yīng)的選通元件901g1～901g3的時鐘信號的傳播延遲時間互相大致一樣。鑒于該事實，在本實施例中，在各區(qū)域B1～B3中，使屬于同一區(qū)域的多個觸發(fā)器電路互相串聯(lián)，各個區(qū)域B1～B3分別構(gòu)成有一個子掃描移位寄存器。
補充說明一下，在圖13中，關(guān)于在所述每個區(qū)域中使子掃描移位寄存器互相連接的方法、使這些子掃描移位寄存器和由其他多個觸發(fā)器電路構(gòu)成的子掃描移位寄存器互相連接的方法，采用了與在所述圖1中所示的第二實施例一樣的連接方法。
在是選通CTS的情況下，因為時鐘樹的元件級數(shù)、電路結(jié)構(gòu)相同的部分較少的情況也不少，所以最好是與用插入CTS后的時鐘延遲分析結(jié)果來謀求掃描鏈的最佳化的技術(shù)方案即本發(fā)明的第六實施例組合起來使用。
如上所述，對本發(fā)明所涉及的實施例的掃描測試電路及其設(shè)計方法進行了說明。如果用這樣的掃描測試電路和由該掃描測試電路對工作進行測試的內(nèi)部電路構(gòu)成大規(guī)模集成電路或構(gòu)成安裝有該大規(guī)模集成電路的攜帶式數(shù)碼機器，因為所述掃描測試電路是低功率電路，所以就能夠?qū)崿F(xiàn)電池壽命很長的大規(guī)模集成電路和數(shù)碼機器。
-工業(yè)實用性-綜上所述，本發(fā)明能夠?qū)Ω鱾€掃描移位寄存器的工作上的設(shè)計容易地得到保證，并且能夠減少插入在移位數(shù)據(jù)傳輸線中的保持保證用延遲元件的數(shù)量。因此，本發(fā)明，能用于下述用途，即設(shè)計順序的反轉(zhuǎn)很少、能夠謀求時刻特性的收斂性的提高、且實現(xiàn)能夠良好地保證掃描移位工作的魯棒性設(shè)計的掃描測試設(shè)計方法、掃描測試電路、掃描測試電路插入程序以及具有這樣的掃描測試電路的攜帶式數(shù)碼機器等大規(guī)模集成電路等。
權(quán)利要求
1.一種掃描測試設(shè)計方法，以具有許多掃描觸發(fā)器電路作為掃描測試電路、相對所述許多掃描觸發(fā)器電路的時鐘端構(gòu)成有時鐘樹的半導(dǎo)體集成電路為對象，其特征在于著眼于位于所述時鐘樹的最后一級的多個最后級元件，在每個該最后級元件中，使由各個該最后級元件所驅(qū)動的多個掃描觸發(fā)器電路互相串聯(lián)，構(gòu)成掃描移位寄存器。
2.根據(jù)權(quán)利要求1所述的掃描測試設(shè)計方法，其特征在于在以所述各最后級元件的掃描移位寄存器分別作為子掃描鏈使所述子掃描鏈互相連接并構(gòu)成更長的掃描移位寄存器時，使構(gòu)成所述時鐘樹的元件的級數(shù)相同的子掃描鏈優(yōu)先地互相連接。
3.根據(jù)權(quán)利要求1所述的掃描測試設(shè)計方法，其特征在于在以所述各最后級元件的掃描移位寄存器分別作為子掃描鏈使所述子掃描鏈互相連接并構(gòu)成更長的掃描移位寄存器時，在使構(gòu)成所述時鐘樹的元件的級數(shù)不同的子掃描鏈互相連接的情況下，使構(gòu)成所述時鐘樹的元件間的相對級數(shù)差最小的子掃描鏈優(yōu)先地互相連接。
4.根據(jù)權(quán)利要求3所述的掃描測試設(shè)計方法，其特征在于在使構(gòu)成所述時鐘樹的元件的級數(shù)不同的子掃描鏈互相連接時，根據(jù)構(gòu)成所述時鐘樹的元件的級數(shù)差將事先指定的數(shù)量的延遲元件插入在所述連接的子掃描鏈之間。
5.根據(jù)權(quán)利要求1、2、3或4中的任一權(quán)利要求所述的掃描測試設(shè)計方法，其特征在于在以所述各最后級元件的掃描移位寄存器分別作為子掃描鏈使所述子掃描鏈互相連接并構(gòu)成更長的掃描移位寄存器時，按照從所述時鐘樹的時鐘原點到構(gòu)成各子掃描鏈的觸發(fā)器電路的時鐘端的延遲時間大的子掃描鏈向所述延遲時間小的子掃描鏈進行數(shù)據(jù)傳輸?shù)捻樞颍顾鲎訏呙桄溁ハ噙B接。
6.一種掃描測試設(shè)計方法，以具有許多掃描觸發(fā)器電路作為掃描測試電路、相對所述許多掃描觸發(fā)器電路的時鐘端構(gòu)成有時鐘樹、并且具有在時鐘樹的多個規(guī)定位置上分別安裝了時鐘脈沖門元件的選通時鐘樹的半導(dǎo)體集成電路為對象，其特征在于著眼于所述多個時鐘脈沖門元件，在每個該時鐘脈沖門元件中，使由該時鐘脈沖門元件所驅(qū)動的多個掃描觸發(fā)器電路互相串聯(lián)，構(gòu)成掃描移位寄存器。
7.根據(jù)權(quán)利要求6所述的掃描測試設(shè)計方法，其特征在于在以所述各時鐘脈沖門元件的掃描移位寄存器分別作為子掃描鏈使所述子掃描鏈互相連接并構(gòu)成更長的掃描移位寄存器時，實施權(quán)利要求2、3、4或5所述的掃描測試設(shè)計方法。
8.一種掃描測試電路，多個掃描觸發(fā)器電路串聯(lián)構(gòu)成掃描移位寄存器，并且相對所述多個掃描觸發(fā)器電路的時鐘端構(gòu)成有時鐘樹，其特征在于在所述多個掃描觸發(fā)器電路中，使從所述時鐘樹的規(guī)定時鐘供給點到觸發(fā)器電路的時鐘端的元件級數(shù)相同的至少兩個或兩個以上的觸發(fā)器電路互相連續(xù)地連接，構(gòu)成所述掃描移位寄存器。
9.根據(jù)權(quán)利要求8所述的掃描測試電路，其特征在于在從所述時鐘樹的規(guī)定時鐘供給點到觸發(fā)器電路的時鐘端的元件級數(shù)不同的觸發(fā)器電路之間，使從所述時鐘樹的規(guī)定時鐘供給點到觸發(fā)器電路的時鐘端的元件級數(shù)的相對級數(shù)差最小的觸發(fā)器電路互相連續(xù)地連接，將所述掃描移位寄存器構(gòu)成得更長。
10.一種掃描測試電路，具有多個掃描觸發(fā)器電路，相對所述多個掃描觸發(fā)器電路的時鐘端構(gòu)成有時鐘樹，其特征在于在每個位于所述時鐘樹的末端的多個最后級元件中，使連接在該各最后級元件上的多個觸發(fā)器電路構(gòu)成掃描移位寄存器。
11.根據(jù)權(quán)利要求8所述的掃描測試電路，其特征在于在所述多個掃描移位寄存器的相互之間分別安裝有延遲元件，構(gòu)成有使所述多個掃描移位寄存器通過所述多個延遲元件連接的長移位寄存器。
12.根據(jù)權(quán)利要求11所述的掃描測試電路，其特征在于所述各個延遲元件由晶體管構(gòu)成，該晶體管的閾值電壓高于構(gòu)成所述觸發(fā)器電路的晶體管的閾值電壓。
13.一種掃描測試電路插入用計算機輔助設(shè)計程序，以具有許多觸發(fā)器電路、相對所述許多觸發(fā)器電路的時鐘端構(gòu)成有時鐘樹的半導(dǎo)體集成電路為對象，其特征在于使計算機實行下述步驟將所述許多觸發(fā)器電路分別置換為掃描觸發(fā)器電路的步驟，和其后在每個位于所述時鐘樹的最后一級的多個最后級元件中，使由該最后級元件所驅(qū)動的多個掃描觸發(fā)器電路互相串聯(lián)并構(gòu)成掃描移位寄存器的步驟。
14.一種掃描測試電路插入用計算機輔助設(shè)計程序，其特征在于使計算機實行下述步驟輸入具有多個掃描觸發(fā)器電路的任意掃描測試電路的電路數(shù)據(jù)的步驟，暫且切斷所述電路數(shù)據(jù)中的所述掃描觸發(fā)器電路間的移位數(shù)據(jù)傳輸部分的電路連接的步驟，其后在相對所述多個掃描觸發(fā)器電路的時鐘端構(gòu)成有時鐘樹的情況下，在每個位于所述時鐘樹的最后一級的多個最后級元件中，使由該各最后級元件所驅(qū)動的多個掃描觸發(fā)器電路互相串聯(lián)并構(gòu)成掃描移位寄存器，將掃描鏈最佳化的步驟，以及輸出所述最佳化后的連線表信息的步驟。
15.根據(jù)權(quán)利要求14所述的掃描測試電路插入用計算機輔助設(shè)計程序，其特征在于在使由所述各最后級元件所驅(qū)動的多個掃描觸發(fā)器電路串聯(lián)的掃描移位寄存器分別作為子掃描鏈使構(gòu)成所述時鐘樹的元件的級數(shù)不同的子掃描鏈互相連接的情況下，使計算機實行下述步驟使構(gòu)成所述時鐘樹的元件間的相對級數(shù)差最小的子掃描鏈優(yōu)先地互相連接的步驟，和其后輸出連線表信息的步驟。
16.一種大規(guī)模集成電路，其特征在于，包括權(quán)利要求8、9或10所述的掃描測試電路，和由所述掃描測試電路進行測試的內(nèi)部電路。
17.一種攜帶式數(shù)碼機器，其特征在于安裝有權(quán)利要求16所述的大規(guī)模集成電路。
全文摘要
在掃描測試電路設(shè)計中，在時鐘樹T的每個最后級元件101f中，使由該最后級元件101f所驅(qū)動的多個觸發(fā)器電路互相串聯(lián)(102a互相串聯(lián)、102b互相串聯(lián)、102c互相串聯(lián)…)，構(gòu)成子掃描鏈。然后，使從時鐘樹T的時鐘供給點S算起的相對級數(shù)差最小(即，級數(shù)差為一級)的子掃描鏈互相連接。在使子掃描鏈互相進一步連接的時候，按從時鐘延遲大的觸發(fā)器電路向時鐘延遲小的觸發(fā)器電路進行數(shù)據(jù)移入的順序連接。因此，插入在移位寄存器的數(shù)據(jù)傳輸線中、用以保證掃描移位寄存器的移位工作中的保持時間的延遲元件的數(shù)量減少，能夠控制功耗。
文檔編號H01L21/70GK1806179SQ20048001624
公開日2006年7月19日 申請日期2004年7月8日 優(yōu)先權(quán)日2003年7月9日
發(fā)明者寶積雅浩 申請人:松下電器產(chǎn)業(yè)株式會社