，通過在控制柵極區(qū)與源極區(qū)和漏極區(qū)之 間施加適當(dāng)偏壓以將電荷注入進(jìn)入浮柵層，提高了接通FGM0S設(shè)備所必需的閾值電壓VT， FGM0S型存儲晶體管512可以被編程。通過在控制柵極上施加相反的偏壓，F(xiàn)GM0S設(shè)備可以被 擦除或浮柵上的電荷被移除。
[0043]選擇晶體管514包括柵極介電質(zhì)550(諸如，在基底510中的溝道552之上形成的柵 極氧化物(GOx))以及由多晶硅(多晶硅)或金屬層形成的柵極554。雖然未在圖5B中示出，然 而應(yīng)當(dāng)理解的是，如圖3和圖4中示意性示出的，選擇晶體管514的柵極554通過延伸通過第 一 ILD層、第二ILD層以及第三ILD層的過孔或垂直接觸電耦合到字線(WL)。
[0044] 參考那些圖并參考圖6的流程圖，現(xiàn)在將描述一種用于運行包括根據(jù)圖4、圖5A以 及圖5B的實施方式的存儲結(jié)構(gòu)的存儲器的方法。注意，應(yīng)當(dāng)理解的是，盡管方法的所有步驟 被在以下單獨地描述，其意味著相繼順序，但是事實并非如此，并且如圖6中所示，該方法最 初的五個單獨的步驟被大體上同時執(zhí)行，而最后的步驟在僅僅稍微延遲后被執(zhí)行。
[0045]參考圖6,第一正高電壓(VPQS)耦合到存儲單元(602)的存儲陣列的第一行(行0)中 的第一存儲器線(ML0)。在與最初的操作或步驟同時執(zhí)行的下一個操作或步驟中，負(fù)高電壓 (VNEC)耦合到存儲陣列的第一列（COLo)中的第一位線(BL0)以將偏壓施加于所選擇的存儲 單元402a中的存儲晶體管406以對所選擇的存儲單元(604)進(jìn)行編程。一般來說，V NEG可以耦 合到存儲陣列的第二行(R0W1)中的第二存儲器線(ML1)，以將偏壓施加于第一列中的第一 未選擇的存儲單元402e中的非易失性存儲晶體管，并且存儲陣列的第二行與所選擇的存儲 單元402a共用第一位線(BL0)以減少在第一未選擇的存儲單元(606)中的擦除狀態(tài)位線干 擾。V NEC可以耦合到在存儲陣列的第一行和第二行(行0,行1)中的字線(WL0，WL1)，關(guān)斷選擇 晶體管408。抑制電壓(V INHIB)親合到存儲陣列的第二列(C0U)中的第二位線(BL1)以將偏壓 施加于在第一行且在第二列中的第二未選擇的存儲單元402b中的非易失性存儲晶體管以 抑制在第二未選擇的存儲單元(608)中的編程。同時，在V NEG與Vinhib之間的以下被稱為共用 的源極線電壓(VSSL)的偏置電壓被生成(610)。在下一個操作中，僅在稍微延遲之后，共用的 源極線電壓(VSSL)耦合到存儲陣列的共用的源極線(SSL0-SSLn)(612)。
[0046]可選地，在可替代的實施方式中，在對所選擇的存儲單元402a進(jìn)行編程期間，共用 的源極線（SSLO-SSLn)可以替代地被允許浮動。然而，將共用的源極線電壓(VSSL)耦合到存 儲陣列的共用的源極線(SSLO-SSLn)，其中偏置電壓在V NEC與VINHIB之間，使在編程期間由存 儲陣列所消耗的電流最小化，并且通過將偏置電壓耦合到共用的源極線（其中偏置電壓在 VNEC與VlNHIB之間）進(jìn)一步使在對第一存儲單元進(jìn)行編程期間在相同行中的未選擇的存儲單 元中的數(shù)據(jù)的編程干擾最小化。
[0047] -般來說，如以下的表格I中所不出的，Vssl比Vneg大并且Vssl比VlNHIB小。表格I描繪 了示例性的偏置電壓，其可用于對具有2T架構(gòu)并且包括具有共用的源極線和N型S0N0S晶體 管的存儲單元的非易失性存儲器進(jìn)行編程。 Ypos VneG YinhIB VsSL 基底 廠? 節(jié)點 0048 +4；7￥ -3JV +1.2Υ -1.2V -3.6V 現(xiàn):3V
[0049]表格 I
[0050]在諸如圖5B中所示的實施方式的實施方式中，其中存儲晶體管512和選擇晶體管 514被在基底510中的阱516中形成，該阱可以耦合到VNEC。
[00511在一些實施方式中，與通過存儲器線(ML)在存儲晶體管的控制柵極548處接收的 足以誘導(dǎo)福勒-諾德海姆隧穿的負(fù)電壓(VNEC)相比，通過位線(BL0)選擇在存儲晶體管512的 漏極上接收的正電壓(V PQS)的幅值，因此使用基于福勒-諾德海姆隧穿的技術(shù)來對存儲元件 進(jìn)行編程，并且改變被包括在存儲晶體管中的電荷儲存層或電荷捕獲層544的一個或多個 電氣性質(zhì)。此技術(shù)在對存儲結(jié)構(gòu)以及具有較小幾何尺寸或元件尺寸的存儲晶體管512(諸如 在本公開的存儲結(jié)構(gòu)中）進(jìn)行編程時是特別有益的，因為它實現(xiàn)使用相比于其他技術(shù)(諸如 溝道熱電子編程，其通常使用于包括專用源極線并具有較大架構(gòu)的常規(guī)存儲結(jié)構(gòu)中）來說 相對低的電壓來執(zhí)行編程。當(dāng)與常規(guī)技術(shù)(諸如溝道熱電子編程)比較時，因為福勒-諾德海 姆編程技術(shù)也是有益的，因為它使用明顯更小的功率。在一些實施方式中，正電壓(V PQS)的 幅值可以在大約2V與7V之間。例如，在以上表格I中給出的實施方式中，正電壓(VPQS)可以是 大約4.7V。
[0052]在用于擦除存儲單元402a的擦除操作期間，負(fù)高壓（VNEG)被施加于存儲器線 (ML0)，并且正高壓(VPQS)被施加于位線和基底連接(SUB)。一般來說，存儲單元402a作為批 量擦除操作的一部分而被擦除，其中在編程操作之前，存儲陣列的所選的行中的所有存儲 單元被立即擦除，以通過將適當(dāng)?shù)碾妷菏┘佑谟蛇@一行中所有存儲單元共用的存儲器線 (ML)、基底連接以及存儲陣列中的所有位線(BLO-BLn)來對存儲單元402a進(jìn)行編程。
[0053]現(xiàn)在將參考圖7描述根據(jù)本公開的實施方式的處理系統(tǒng)700,其具有包括在相鄰的 存儲單元之間共用的單個共用的源極線并且被操作以減少在陣列中的功耗和編程干擾的 存儲結(jié)構(gòu)。
[0054]參考圖7,處理系統(tǒng)700通常包括按照常規(guī)方式經(jīng)由地址總線706、數(shù)據(jù)總線708和 控制總線710耦合到處理器704的非易失性存儲器702。本領(lǐng)域技術(shù)人員將理解的是，出于說 明本發(fā)明的目的，圖7的處理系統(tǒng)已經(jīng)被簡化并且不旨在是完整的描述。特別地，本領(lǐng)域所 知的處理器、行解碼器和列解碼器、讀出放大器以及命令和控制電路的細(xì)節(jié)并未在本文詳 細(xì)描述。
[0055] 處理器704可以是一種類型的通用或?qū)Ｓ锰幚碓O(shè)備。例如，在一個實施方式中，處 理器可以是在可編程系統(tǒng)或控制器中的處理器，可編程系統(tǒng)或控制器還包括非易失性存儲 器(諸如，可從California San Jose的Cypress Semiconductor商購的可編程片上系統(tǒng)或 PSoC?控制器）。
[0056]非易失性存儲器702包括存儲陣列712,其被組織為如以上描述的非易失性存儲單 元(此圖中未示出）的行和列。存儲陣列712經(jīng)由如以上描述的多個字線(WL)和存儲器線 (ML)線716(至少一個字線和一個存儲器線用于存儲陣列的每行)耦合到行解碼器714。存儲 陣列712還經(jīng)由如以上描述的多個位線和共用的源極線720(各有一個用于每對相鄰的存儲 單元或存儲陣列中的一對列)耦合到列解碼器718。存儲陣列712耦合到多個讀出放大器722 以從其讀取多位字。非易失性存儲器702還包括控制行解碼器714、列解碼器718以及讀出放 大器722并且從讀出放大器接收所讀取的數(shù)據(jù)的命令和控制電路724。命令和控制電路724 包括電壓控制電路726以生成運行非易失性存儲器702所需要的電壓(包括以上描述的V P0S、 VNEC以及VSSL)，其通過電壓控制電路路由到列解碼器718。電壓控制電路726在讀取、擦除和 編程操作期間運行以將適當(dāng)?shù)碾妷菏┘佑诖鎯卧?br>[0057] 命令和控制電路724被配置為控制行解碼器714以通過將適當(dāng)?shù)碾妷?VPQS)施加于 第一行中的第一存儲器線(ML0來選擇存儲陣列712的第一行以用于編程操作并且通過將 適當(dāng)?shù)碾妷?V NEC)施加于第二行中的第二存儲器線(ML2)來取消選擇存儲陣列的第二行。所 選擇的存儲單元中的位線親合到(Vnec )，而該行中的其他列中的未選擇的存儲單元的位線 耦合到抑制電壓(VINHIB)。如上所述，在所有列中的基本上所有存儲單元的共用的源極線被 允許浮動