本發(fā)明涉及現(xiàn)場可編程邏輯門陣列(Field Programmable Gate Array,FPGA)芯片的技術(shù)領(lǐng)域，特別是一種LDO電路及其供電方法，F(xiàn)PGA芯片。

背景技術(shù)：

LDO電路廣泛應(yīng)用于電路系統(tǒng)中，作用是產(chǎn)生穩(wěn)定的電壓輸出，給數(shù)字電路以及對電源敏感的模擬電路提供電源，從而保證整個(gè)系統(tǒng)的穩(wěn)定工作。目前，LDO電路結(jié)構(gòu)在產(chǎn)品應(yīng)用中多采用帶隙基準(zhǔn)源加運(yùn)放的結(jié)構(gòu)，通過運(yùn)放負(fù)反饋實(shí)現(xiàn)電壓的精確控制。

雖然現(xiàn)有的LDO電路結(jié)構(gòu)能夠?qū)崿F(xiàn)比較高精度的穩(wěn)壓輸出，但是整個(gè)電路結(jié)構(gòu)中既包含帶隙基準(zhǔn)源BGR，又包含有運(yùn)算放大器OP，這就必然會(huì)導(dǎo)致電路的整體功耗比較高，即使BGR和LDO都采用低功耗的電路結(jié)構(gòu)，其靜態(tài)電流之和也會(huì)達(dá)到10uA,這對于處于睡眠狀態(tài)，靜態(tài)電流僅有幾十微安的低功耗FPGA芯片是一個(gè)不小的消耗。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的是為了解決現(xiàn)有技術(shù)存在的上述不足，提供一種通過對LDO電路及其供電方法的優(yōu)化，實(shí)現(xiàn)在例如FPGA處于睡眠狀態(tài)時(shí)，消耗極低功耗持續(xù)給配置存儲(chǔ)器持續(xù)穩(wěn)定供電使存儲(chǔ)數(shù)據(jù)保持的電路及方法。

為實(shí)現(xiàn)上述目的，第一方面，本發(fā)明提供了一種LDO電路，該電路包括：第一輸出支路和第二輸出支路；

第一輸出支路和第二輸出支路與第一外部功能模塊連接；

根據(jù)第二外部功能模塊提供的配置信息，由第一輸出支路向第一外部功能模塊輸出第一輸出電壓或者由第二輸出支路向第一外部功能模塊輸出第二 輸出電壓。

優(yōu)選地，第一外部功能模塊和第二外部功能模塊為FPGA芯片內(nèi)部的功能模塊。

優(yōu)選地，第一輸出支路包括：帶隙基準(zhǔn)源、第一運(yùn)算放大器、第二運(yùn)算放大器、第一功率管、第一電源電壓和第一電阻及可用配置位調(diào)節(jié)電阻組成的電源網(wǎng)絡(luò)；配置信息包括第一控制信號、第二控制信號和第三控制信號；

第一運(yùn)算放大器接入第一控制信號；第二運(yùn)算放大器接入第二控制信號；帶隙基準(zhǔn)源的輸出腳與第一運(yùn)算放大器的反向輸入端相連接；第一運(yùn)算放大器正向輸入端與可用配置位調(diào)節(jié)電阻、第一電阻相連接；第一電阻的另一端接地；第一運(yùn)算放大器的正向輸出端與第二運(yùn)算放大器的反向輸入端相連接；第一運(yùn)算放大器的反向輸出端與第二運(yùn)算放大器的正向輸入端相連接；第二運(yùn)算放大器的輸出端與第一功率管的柵極相連接；第一功率管的源極與第一電源電壓相連接；第一功率管的漏極與可用配置位調(diào)節(jié)電阻的另一端、第二輸出支路相連接；

第二輸出支路包括：第二電源電壓和第二功率管；第二功率管的漏極與第一功率管的漏極相連接；第二功率管的柵極接入第三控制信號；第二功率管的源極與第二電源電壓相連接。

優(yōu)選地，當(dāng)?shù)谝豢刂菩盘柡偷诙刂菩盘枮榈谝浑娖剑谌刂菩盘枮榈诙娖綍r(shí)，第一輸出支路向第一外部功能模塊輸出第一輸出電壓；

當(dāng)?shù)谝豢刂菩盘柡偷诙刂菩盘枮榈诙娖?，第三控制信號為第一電平時(shí)，第二輸出支路向第一外部功能模塊輸出第二輸出電壓。

優(yōu)選地，第一輸出支路還包括：第一補(bǔ)償電容和第二補(bǔ)償電容；

第二運(yùn)算放大器的正向輸入端與輸出端通過第一補(bǔ)償電容相連接；第一運(yùn)算放大器的正向輸出端通過第二補(bǔ)償電容與第一功率管的漏極相連接。

優(yōu)選地，第一輸出支路還包括：NMOS管、第一開關(guān)和第二開關(guān)；

NMOS管的柵極通過第一開關(guān)與第一放大器的正向輸出端相連接；NMOS管 的漏極與第一功率管的漏極相連接；NMOS管的源極接地；第二開關(guān)短接可用配置位調(diào)節(jié)電阻。

第二方面，本發(fā)明提供了一種LDO電路供電方法，應(yīng)用于由LDO電路以及配置存儲(chǔ)器構(gòu)成的FPGA芯片，其中，F(xiàn)PGA芯片包括：第一工作狀態(tài)和第二工作狀態(tài)，LDO電路設(shè)置有第一輸出電壓和第二輸出電壓；

該方法包括：

確定FPGA芯片的工作狀態(tài)；

當(dāng)FPGA芯片處于第一工作狀態(tài)時(shí)，LDO電路通過第一輸出支路向第一外部功能模塊輸出第一輸出電壓；

當(dāng)FPGA芯片處于第二工作狀態(tài)時(shí)，LDO電路通過第二輸出支路向第一外部功能模塊輸出第二輸出電壓。

優(yōu)選地，第一工作狀態(tài)包括：起電模式、工作模式和等待模式中的一個(gè)或多個(gè)；

第二工作狀態(tài)包括：休眠模式。

優(yōu)選地，工作狀態(tài)的切換通過FPGA芯片配置的方式實(shí)現(xiàn)。

第三方面，本發(fā)明提供了一種FPGA芯片，該芯片包括：如上述介紹的LDO電路以及配置存儲(chǔ)器；

LDO電路設(shè)置有第一輸出電壓和第二輸出電壓；

確定FPGA芯片的工作狀態(tài)；

當(dāng)FPGA芯片處于第一工作狀態(tài)時(shí)，LDO電路通過第一輸出支路向第一外部功能模塊輸出第一輸出電壓；

當(dāng)FPGA芯片處于至第二工作狀態(tài)時(shí)，LDO電路通過第一輸出支路向第一外部功能模塊輸出第二輸出電壓。

本發(fā)明提供的一種LDO電路及其供電方法，F(xiàn)PGA芯片，利用芯片配置的方式控制LDO電路為外部功能模塊切換輸出電壓，從而減小了FPGA芯片休眠狀態(tài)時(shí)的功耗，延長電源使用壽命。

附圖說明

圖1為本發(fā)明實(shí)施例提供的一種LDO電路的結(jié)構(gòu)示意圖；

圖2為本發(fā)明實(shí)施例提供的一種LDO電路的電路圖；

圖3為采用本發(fā)明實(shí)施例LDO電路的FPGA芯片的時(shí)序圖。

具體實(shí)施方式

為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

為便于對本發(fā)明實(shí)施例的理解，下面將結(jié)合附圖以具體實(shí)施例做進(jìn)一步的解釋說明，實(shí)施例并不構(gòu)成對本發(fā)明實(shí)施例的限定。

圖1本發(fā)明實(shí)施例提供的一種LDO電路的結(jié)構(gòu)示意圖，如圖1所示，該電路包括第一輸出支路101和第二輸出支路102；

第一輸出支路101和第二輸出支路102與第一外部功能模塊103連接；

根據(jù)第二外部功能模塊提供的配置信息，由第一輸出支路101向第一外部功能模塊103輸出第一輸出電壓或者由第二輸出支路102向第一外部功能模塊103輸出第二輸出電壓。

需要說明的是，根據(jù)第二外部功能模塊提供的第一配置信息，由第一輸出支路101向第一外部功能模塊103輸出第一輸出電壓。根據(jù)第二外部功能模塊提供的第二配置信息，由第二輸出支路102向第一外部功能模塊103輸出第二輸出電壓。

圖2本發(fā)明實(shí)施例提供的一種LDO電路的電路圖，如圖2所示，第一輸出支路包括：帶隙基準(zhǔn)源BGR、第一運(yùn)算放大器OP1、第二運(yùn)算放大器OP2、 第一功率管PM1、第一電源電壓VDDIO和第一電阻R1及可用配置位調(diào)節(jié)電阻R2組成的電源網(wǎng)絡(luò)；配置信息包括第一控制信號PD_OP1、第二控制信號PD_OP1和第三控制信號VC_SW；

第一運(yùn)算放大器OP1接入第一控制信號PD_OP1；第二運(yùn)算放大器OP2接入第二控制信號PD_OP2；帶隙基準(zhǔn)源BGR的輸出腳與第一運(yùn)算放大器OP1的反向輸入端相連接；第一運(yùn)算放大器OP1的正向輸入端與可用配置位調(diào)節(jié)電阻R2、第一電阻R1相連接；第一電阻R1的另一端接地；第一運(yùn)算放大器OP1的正向輸出端與第二運(yùn)算放大器OP2的反向輸入端相連接；第一運(yùn)算放大器OP1的反向輸出端與第二運(yùn)算放大器OP2的正向輸入端相連接；第二運(yùn)算放大器OP2的輸出端與第一功率管PM1的柵極相連接；第一功率管PM1的源極與第一電源電壓相連接；第一功率管PM1的漏極與可用配置位調(diào)節(jié)電阻R2的另一端、第二輸出支路相連接；

第二輸出支路包括：第二電源電壓和第二功率管PM2；第二功率管PM2的漏極與第一功率PM1管的漏極相連接；第二功率管PM2的柵極接入第三控制信號VC_SW；第二功率管PM2的源極與第二電源電壓相連接。

具體地，第一外部功能模塊和第二外部功能模塊為FPGA芯片內(nèi)部的功能模塊。

具體地，當(dāng)?shù)谝豢刂菩盘朠D_OP1和第二控制信號PD_OP2為第一電平，第三控制信號VC_SW為第二電平時(shí)，第一輸出支路向第一外部功能模塊輸出第一輸出電壓；

當(dāng)?shù)谝豢刂菩盘朠D_OP1和第二控制信號PD_OP2為第二電平，第三控制信號VC_SW為第一電平時(shí)，第二輸出支路向第一外部功能模塊輸出第二輸出電壓。

具體地，第一輸出支路101還包括：第一補(bǔ)償電容Ca和第二補(bǔ)償電容Cm；

第二運(yùn)算放大器OP2的正向輸入端與輸出端通過第一補(bǔ)償電容Ca相連接；第一運(yùn)算放大器OP1的正向輸出端通過第二補(bǔ)償電容Cm與第一功率管PM1 的漏極相連接。

具體地，第一輸出支路101還包括：NMOS管、第一開關(guān)S1和第二開關(guān)S2；

NMOS管的柵極通過第一開關(guān)S1與第一放大器OP1的正向輸出端相連接；NMOS管的源極與第一功率管OP1的漏極相連接；NMOS管的漏極接地；第二開關(guān)S2短接可用配置位調(diào)節(jié)電阻R2。

圖3本發(fā)明實(shí)施例提供的一種FPGA芯片的時(shí)序圖，如圖3所示，該芯片包括：如上述介紹的LDO電路以及配置存儲(chǔ)器；

LDO電路設(shè)置有第一輸出電壓和第二輸出電壓；

確定FPGA芯片的工作狀態(tài)；

當(dāng)FPGA芯片處于第一工作狀態(tài)時(shí)，LDO電路通過第一輸出支路向第一外部功能模塊輸出第一輸出電壓；

當(dāng)FPGA芯片由第一工作狀態(tài)切換至第二工作狀態(tài)時(shí)，LDO電路通過第二輸出支路向第一外部功能模塊輸出第二輸出電壓。

需要說明的是，F(xiàn)PGA芯片工作過程為起電模式→工作模式→等待模式→休眠模式→等待模式→RESET→起電模式循環(huán)工作。

在本例中，以第一電源電壓VDDIO為2.5V、第二電源電壓VDDCORE為1.1V、第一外部功能模塊103為配置存儲(chǔ)器，第一電平為0，第二電平為1，為例進(jìn)行說明。

當(dāng)FPGA芯片處于起電模式時(shí)，第一電源電壓VDDIO，第二電源電壓VDDCORE上電，LDO電路開啟,LDO_PDB為第一輸出支路的控制信號，LDO_PDB＝0時(shí)第一輸出支路101關(guān)閉，LDO_PDB＝1時(shí)第一輸出支路101開啟。帶隙基準(zhǔn)源BGR輸出電壓VREF為1.0V，第一輸出支路輸出的第一輸出電壓VC為1.25V。

當(dāng)FPGA芯片處于工作模式時(shí)，可對配置存儲(chǔ)器進(jìn)行讀寫操作，此模式經(jīng)測試整個(gè)芯片的第一電源電壓VDDIO電流315u，第二電源電壓VDDCORE電流550u.

當(dāng)FPGA芯片處于等待模式時(shí)，配置存儲(chǔ)器讀寫完成，處于保持?jǐn)?shù)據(jù)狀態(tài)，配置存儲(chǔ)器消耗靜態(tài)電流僅5Ua。穩(wěn)壓模塊通過第一輸出支路輸出第一輸出電壓，此模式經(jīng)測試整個(gè)芯片第一電源電壓VDDIO電流59u，第二電源電壓VDDCORE電流555u.

當(dāng)FPGA芯片處于休眠模式時(shí)，配置存儲(chǔ)器，處于保持?jǐn)?shù)據(jù)狀態(tài)。第一輸出電壓VC切換到第二輸出支路，由第二電源電壓VDDCORE輸出1.1V的第二輸出電壓。

需要說明的是，當(dāng)FPGA芯片由等待模式切換到休眠模式時(shí)，將第一控制信號PD_OP1和第二控制信號PD_OP2從0切換到1,將第三控制信號VC_SW從1切換到0,由第一輸出支路切換為第二輸出支路，使第一輸出電壓VC從1.25V切換到1.1V的第二輸出電壓，由于第一輸出電壓VC上有很大的負(fù)載電容Cload，而且負(fù)載電流I load很小，輸出電壓會(huì)快速平穩(wěn)的過度。

需要說明的是，當(dāng)FPGA芯片由休眠模式切換到等待模式時(shí)，因?yàn)榈谝惠敵鲋?01環(huán)路穩(wěn)定的比較慢，所以在由1.1V的第二輸出電壓切換至第一輸出電壓VC之前，需要先啟動(dòng)第一放大器OP1。

在第二功率管PM2關(guān)閉第一功率PM1開啟的瞬間，由第一輸出支路101穩(wěn)定時(shí)間較長，第一功率管PM1柵電壓不穩(wěn)定，導(dǎo)致第一功率管PM1上瞬間有相對較大電流使得第一輸出電壓VC電壓跳起。本發(fā)明實(shí)施例中在第一輸出電壓VC與地之間增加了一個(gè)NMOS管用來放掉這個(gè)瞬時(shí)電流，NMOS管的開啟時(shí)間控制很重要，時(shí)間過長會(huì)導(dǎo)致第一輸出電壓VC電壓掉的過低使配置存儲(chǔ)器的數(shù)據(jù)難以保持，時(shí)間過短起不到放掉電荷的作用，并且，本發(fā)明實(shí)施例中通過將調(diào)節(jié)時(shí)間的程序下載到FPGA芯片產(chǎn)生控制信號來控制時(shí)間長短。NMOS的柵極通過第一開關(guān)S1鏈接到第一放大器OP1的正向輸出端，通過第一開關(guān)S1控制可控制NMOS的開關(guān)。由于第二補(bǔ)償電容Cm較大，充電時(shí)間過長，所以需要第一放大器OP1的正向輸出到適合NMOS開啟的值，這樣必須先開啟第一放大器OP1。由于VC＝Vref(1+R2/R1)，VC＝1.25v，Vref＝1v時(shí)，R2/R1＝1/4。 當(dāng)?shù)谝惠敵鲭妷篤C降到1.1v時(shí)第一電阻R1與可用配置位調(diào)節(jié)電阻R2的連接點(diǎn)的電壓值為0.88v，低于Vref＝1v，此時(shí)，不能達(dá)到提升第一放大器OP1的正向輸出端電壓的目的，所以通過開啟第二開關(guān)S2短接可用配置位調(diào)節(jié)電阻R2使第一電阻R1與可用配置位調(diào)節(jié)電阻R2的連接點(diǎn)的電壓值為1.1v高于Vref＝1v，從而使第一放大器OP1的正向輸出端電壓預(yù)充到適當(dāng)值。

本發(fā)明實(shí)施例提供的一種LDO電路及其供電方法，F(xiàn)PGA芯片，利用芯片配置的方式控制FPGA芯片的工作狀態(tài)，通過在FPGA芯片的功能模塊保持?jǐn)?shù)據(jù)狀態(tài)下切換輸出電壓，進(jìn)一步的關(guān)斷帶隙基準(zhǔn)源和運(yùn)算放大器等元件，從而減小了FPGA芯片休眠狀態(tài)時(shí)的功耗，并且在電源切換過程中，采用切換電源網(wǎng)絡(luò)的方法進(jìn)行預(yù)充，加快了LDO啟動(dòng)時(shí)間，使輸出電壓的穩(wěn)定性得到保證。

專業(yè)人員應(yīng)該還可以進(jìn)一步意識到，結(jié)合本文中所公開的實(shí)施例描述的各示例的單元及算法步驟，能夠以電子硬件、計(jì)算機(jī)軟件或者二者的結(jié)合來實(shí)現(xiàn)，為了清楚地說明硬件和軟件的可互換性，在上述說明中已經(jīng)按照功能一般性地描述了各示例的組成及步驟。這些功能究竟以硬件還是軟件方式來執(zhí)行，取決于技術(shù)方案的特定應(yīng)用和設(shè)計(jì)約束條件。專業(yè)技術(shù)人員可以對每個(gè)特定的應(yīng)用來使用不同方法來實(shí)現(xiàn)所描述的功能，但是這種實(shí)現(xiàn)不應(yīng)認(rèn)為超出本發(fā)明的范圍。

結(jié)合本文中所公開的實(shí)施例描述的方法或算法的步驟可以用硬件、處理器執(zhí)行的軟件模塊，或者二者的結(jié)合來實(shí)施。軟件模塊可以置于隨機(jī)存儲(chǔ)器(RAM)、內(nèi)存、只讀存儲(chǔ)器(ROM)、電可編程ROM、電可擦除可編程ROM、寄存器、硬盤、可移動(dòng)磁盤、CD-ROM、或技術(shù)領(lǐng)域內(nèi)所公知的任意其它形式的存儲(chǔ)介質(zhì)中。

以上所述的具體實(shí)施方式，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施方式而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做 的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。