1.一種基于fpga的多周期平均抽頭延遲線型tdc實(shí)現(xiàn)系統(tǒng),包括:抽頭延遲鏈模塊、編碼模塊、邊緣檢測(cè)模塊、非線性修正模塊和粗計(jì)數(shù)模塊;其特征在于,
2.根據(jù)權(quán)利要求1所述的一種基于fpga的多周期平均抽頭延遲線型tdc實(shí)現(xiàn)系統(tǒng),其特征在于,所述粗計(jì)數(shù)模塊由若干計(jì)數(shù)器組成:用于輸出系統(tǒng)的粗時(shí)間;模塊在每個(gè)時(shí)鐘周期上升沿時(shí),對(duì)計(jì)數(shù)器進(jìn)行計(jì)數(shù);當(dāng)從邊緣檢測(cè)模塊獲取單沿hit信號(hào)到來(lái)第一個(gè)標(biāo)志信號(hào)時(shí),輸出當(dāng)前計(jì)數(shù)器的數(shù)值,所述數(shù)值與時(shí)鐘周期的乘積為系統(tǒng)的粗時(shí)間。
3.根據(jù)權(quán)利要求1所述的一種基于fpga的多周期平均抽頭延遲線型tdc實(shí)現(xiàn)系統(tǒng),其特征在于,所述抽頭延遲鏈模塊中的每個(gè)延遲單元都對(duì)應(yīng)一個(gè)延遲時(shí)長(zhǎng);所述抽頭延遲鏈模塊中各個(gè)延遲單元的總延時(shí)時(shí)長(zhǎng)大于等于n個(gè)時(shí)鐘周期的總時(shí)長(zhǎng)。
4.根據(jù)權(quán)利要求1所述的一種基于fpga的多周期平均抽頭延遲線型tdc實(shí)現(xiàn)系統(tǒng),其特征在于,所述生成與溫度計(jì)碼對(duì)應(yīng)的二進(jìn)制碼,包括以下步驟:
5.根據(jù)權(quán)利要求1所述的一種基于fpga的多周期平均抽頭延遲線型tdc實(shí)現(xiàn)系統(tǒng),其特征在于,所述通過(guò)打拍延遲得到單沿hit信號(hào)到來(lái)后n個(gè)延時(shí)周期對(duì)應(yīng)的二進(jìn)制編碼和對(duì)應(yīng)的標(biāo)志信號(hào),包括:
6.根據(jù)權(quán)利要求1所述的一種基于fpga的多周期平均抽頭延遲線型tdc實(shí)現(xiàn)系統(tǒng),其特征在于,所述n個(gè)延遲周期的二進(jìn)制編碼進(jìn)行疊加得到一組疊加二進(jìn)制編碼,包括:
7.根據(jù)權(quán)利要求1所述的一種基于fpga的多周期平均抽頭延遲線型tdc實(shí)現(xiàn)系統(tǒng),其特征在于,所述查找表通過(guò)以下步驟獲得:
8.一種基于fpga的多周期平均抽頭延遲線型tdc實(shí)現(xiàn)方法,基于權(quán)利要求1至7任意一項(xiàng)所述的一種基于fpga的多周期平均抽頭延遲線型tdc實(shí)現(xiàn)系統(tǒng)的運(yùn)行,其特征在于,包括以下步驟: