半導(dǎo)體測(cè)試結(jié)構(gòu)及測(cè)試方法
【專利摘要】一種半導(dǎo)體測(cè)試結(jié)構(gòu)及測(cè)試方法，所述半導(dǎo)體測(cè)試結(jié)構(gòu)包括：待測(cè)試PMOS晶體管的源極、漏極與第一測(cè)試端和第二測(cè)試端相連接，所述待測(cè)試PMOS晶體管的柵極與第三測(cè)試端相連接；加熱單元、調(diào)節(jié)電阻和控制NMOS晶體管的源極、漏極串聯(lián)形成串聯(lián)結(jié)構(gòu)，所述串聯(lián)結(jié)構(gòu)的一端與第一測(cè)試端相連接，所述串聯(lián)結(jié)構(gòu)的另一端與第三測(cè)試端相連接，所述控制NMOS晶體管的柵極與第二測(cè)試端相連接。當(dāng)?shù)谌郎y(cè)試端施加負(fù)的應(yīng)力偏壓時(shí)，利用所述加熱單元進(jìn)行加熱，就能模擬真實(shí)芯片中高阻器件對(duì)附近的MOS晶體管的加熱影響，使得測(cè)試結(jié)果更精確。
【專利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體技術(shù)，特別涉及一種半導(dǎo)體測(cè)試結(jié)構(gòu)及測(cè)試方法。 半導(dǎo)體測(cè)試結(jié)構(gòu)及測(cè)試方法

【背景技術(shù)】
[0002] 隨著半導(dǎo)體集成電路的集成度越來(lái)越高，對(duì)晶體管性能的要求也日益增高，因此， 對(duì)于晶體管可靠性的要求隨之提高。在CMOS工藝中，在對(duì)于PM0S晶體管的可靠性進(jìn)行評(píng)價(jià) 時(shí)，負(fù)偏壓溫度不穩(wěn)定性（Negative Bias Temperature Instability,NBTI)是一個(gè)主要的 評(píng)價(jià)因素。負(fù)偏壓溫度不穩(wěn)定性是指PM0S晶體管在負(fù)偏置柵極電壓和高溫的作用下，PM0S 晶體管的柵氧化層與襯底之間的界面處的氫硅鍵斷裂，形成界面缺陷電荷，從而造成PM0S 晶體管的閾值電壓和飽和漏極電流發(fā)生漂移的現(xiàn)象。隨著半導(dǎo)體器件尺寸的減小，NBTI特 性也越來(lái)越明顯。所述NBTI特性會(huì)使得PM0S晶體管的閾值電壓（Vt)絕對(duì)值和線性區(qū)漏 極電流（Idlin)的絕對(duì)值的增大，并引起飽和漏極電流和跨導(dǎo)絕對(duì)值的減小。這些器件參 數(shù)的變化會(huì)降低PM0S晶體管的速度，并加大晶體管間的失配性，最終導(dǎo)致電路失效。
[0003] 現(xiàn)有技術(shù)公開(kāi)了一種負(fù)偏壓溫度不穩(wěn)定性的測(cè)試方法，具體包括：對(duì)施加在具有 電壓應(yīng)力的應(yīng)力器件和參考器件上的電壓進(jìn)行配置，且所述參考器件的柵源電壓為0V，測(cè) 量所述應(yīng)力器件和參考器件的飽和源漏電流，判斷所述應(yīng)力器件是否因?yàn)樨?fù)偏壓溫度不穩(wěn) 定性導(dǎo)致閾值電壓退化。但利用所述負(fù)偏壓溫度不穩(wěn)定性的測(cè)試方法精度較低。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明解決的問(wèn)題是提供一種半導(dǎo)體測(cè)試結(jié)構(gòu)及測(cè)試方法，使得對(duì)PM0S晶體管 的負(fù)偏壓溫度不穩(wěn)定性的測(cè)試結(jié)果更加精確。
[0005] 為解決上述問(wèn)題，本發(fā)明技術(shù)方案提供了一種半導(dǎo)體測(cè)試結(jié)構(gòu)，包括：第一測(cè)試 端、第二測(cè)試端、第三測(cè)試端、待測(cè)試PM0S晶體管、控制NM0S晶體管、加熱單元和調(diào)節(jié)電阻； 所述待測(cè)試PM0S晶體管的源極、漏極的其中一端與第一測(cè)試端相連接，另一端與第二測(cè)試 端相連接，所述待測(cè)試PM0S晶體管的柵極與第三測(cè)試端相連接；所述加熱單元圍繞所述待 測(cè)試PM0S晶體管設(shè)置，用于對(duì)待測(cè)試PM0S晶體管進(jìn)行加熱，所述調(diào)節(jié)電阻用于調(diào)節(jié)施加在 所述加熱單元兩端的電壓，所述控制NM0S晶體管用于控制加熱單元是否進(jìn)行加熱，所述加 熱單元、調(diào)節(jié)電阻和控制NM0S晶體管的源極、漏極串聯(lián)形成串聯(lián)結(jié)構(gòu)，所述串聯(lián)結(jié)構(gòu)的一 端與第一測(cè)試端相連接，所述串聯(lián)結(jié)構(gòu)的另一端與第三測(cè)試端相連接，且所述控制NM0S晶 體管位于串聯(lián)結(jié)構(gòu)靠近第三測(cè)試端的一端，所述控制NM0S晶體管的柵極與第二測(cè)試端相 連接。
[0006] 可選的，所述加熱單元位于圍繞待測(cè)試PM0S晶體管設(shè)置的隔離結(jié)構(gòu)表面，使得所 述加熱單元與所述待測(cè)試PM0S晶體管電學(xué)隔離。
[0007] 可選的，所述加熱單元位于圍繞待測(cè)試PM0S晶體管設(shè)置的半導(dǎo)體襯底內(nèi)，且所述 加熱單元與所述待測(cè)試PM0S晶體管電學(xué)隔離。
[0008] 可選的，所述加熱單元的圖形的形狀為蛇形或螺旋形。
[0009] 可選的，當(dāng)所述加熱單元的圖形的形狀為螺旋形時(shí)，所述螺旋形的圈數(shù)為1?5 圈。
[0010] 可選的，所述加熱單元與所述待測(cè)試PM0S晶體管之間的間距為最小設(shè)計(jì)尺寸。
[0011] 可選的，所述控制NM0S晶體管、待測(cè)試PM0S晶體管為增強(qiáng)型M0S晶體管。
[0012] 可選的，當(dāng)所述加熱單元的電阻值為R1，待測(cè)試PM0S晶體管的柵極施加的應(yīng)力電 壓的電壓值為Vstress，待測(cè)試PM0S晶體管的柵極施加的工作電壓的電壓值為Vop，所述調(diào) 節(jié)電阻的電阻值 R0=R1 X (Vstress-Vop) /Vop。
[0013] 可選的，所述控制NM0S晶體管的閾值電壓的絕對(duì)值大于所述待測(cè)試PM0S晶體管 的閾值電壓的絕對(duì)值。
[0014] 本發(fā)明技術(shù)方案提供了一種采用所述半導(dǎo)體測(cè)試結(jié)構(gòu)的測(cè)試方法，包括：第一測(cè) 試端、第二測(cè)試端接地，待測(cè)試PM0S晶體管的襯底接地，在第三測(cè)試端施加應(yīng)力電壓，控制 NM0S晶體管的溝道區(qū)導(dǎo)通，利用加熱單元對(duì)待測(cè)試PM0S晶體管進(jìn)行加熱，同時(shí)在待測(cè)試 PM0S晶體管的柵極施加應(yīng)力電壓，使得待測(cè)試PM0S晶體管由于負(fù)偏壓溫度不穩(wěn)定性導(dǎo)致 電學(xué)參數(shù)發(fā)生漂移；第一測(cè)試端接地，待測(cè)試PM0S晶體管的襯底接地，在第二測(cè)試端施加 工作電壓，在第三測(cè)試端施加工作電壓，使得所述控制NM0S晶體管的溝道區(qū)關(guān)斷，加熱單 元停止加熱，檢測(cè)所述待測(cè)試PM0S晶體管的電學(xué)參數(shù)。
[0015] 可選的，將所述測(cè)得的待測(cè)試PM0S晶體管的電學(xué)參數(shù)與標(biāo)準(zhǔn)電學(xué)參數(shù)進(jìn)行比較， 獲得待測(cè)試PM0S晶體管由于負(fù)偏壓溫度不穩(wěn)定性導(dǎo)致電學(xué)參數(shù)發(fā)生漂移的漂移量。
[0016] 可選的，所述應(yīng)力電壓的大小為-IV?-10V。
[0017] 可選的，所述工作電壓為負(fù)的工作電壓。
[0018] 可選的，所述應(yīng)力電壓的絕對(duì)值大于待測(cè)試PM0S晶體管的工作電壓的絕對(duì)值。
[0019] 可選的，所述電學(xué)參數(shù)為飽和漏極電流和閾值電壓。
[0020] 與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)：
[0021] 由于現(xiàn)有的對(duì)M0S晶體管進(jìn)行負(fù)偏壓溫度不穩(wěn)定性測(cè)試時(shí)，測(cè)試的環(huán)境溫度與實(shí) 際工作狀態(tài)的環(huán)境溫度不同，使得測(cè)得的負(fù)偏壓溫度不穩(wěn)定性測(cè)試的測(cè)試結(jié)果與實(shí)際情況 相差較大。而本發(fā)明實(shí)施例在施加負(fù)的應(yīng)力偏壓時(shí)，利用所述加熱單元進(jìn)行加熱，就能模擬 真實(shí)芯片中高阻器件對(duì)附近的M0S晶體管的加熱影響，且當(dāng)需要對(duì)待測(cè)試PM0S晶體管進(jìn)行 電學(xué)參數(shù)測(cè)試時(shí)，只需要改變測(cè)試端的電壓，就加熱單元就停止加熱，所述加熱單元不會(huì)影 響待測(cè)試PM0S晶體管的電學(xué)參數(shù)檢測(cè)。且只需要利用所述一個(gè)所述半導(dǎo)體測(cè)試結(jié)構(gòu)可以 對(duì)待測(cè)試PM0S晶體管的柵極施加應(yīng)力電壓和對(duì)待測(cè)試PM0S晶體管進(jìn)行電學(xué)參數(shù)檢測(cè)，不 需要再利用其他裝置，有利于降低測(cè)試成本。

【專利附圖】

【附圖說(shuō)明】
[0022] 圖1是現(xiàn)有技術(shù)中不同環(huán)境溫度下待測(cè)試的PM0S晶體管的閾值電壓漂移值與時(shí) 間的關(guān)系不意圖；
[0023] 圖2?圖4是本發(fā)明實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)的結(jié)構(gòu)示意圖；
[0024] 圖5是本發(fā)明實(shí)施例的測(cè)試方法的流程示意圖。

【具體實(shí)施方式】
[0025] 發(fā)明人發(fā)現(xiàn)，利用現(xiàn)有技術(shù)的測(cè)試方法進(jìn)行負(fù)偏壓溫度不穩(wěn)定性測(cè)試的測(cè)試結(jié)果 與實(shí)際情況相差較大，經(jīng)過(guò)研究后發(fā)現(xiàn)：這主要是因?yàn)榄h(huán)境溫度對(duì)待測(cè)試的PM0S晶體管的 負(fù)偏壓溫度不穩(wěn)定性有很大的影響。請(qǐng)參考圖1，為不同環(huán)境溫度下待測(cè)試的PM0S晶體管 的閾值電壓漂移值與時(shí)間的關(guān)系示意圖，其中，按箭頭從下到上依次是環(huán)境溫度為25°C、 50°C、75°C、100°C、125°C、150°C、175°C和200°C的情況下測(cè)得的閾值電壓退化幅度與時(shí)間 的關(guān)系曲線。從圖中可以很明顯的看到，環(huán)境溫度越高，閾值電壓退化幅度越大。對(duì)于集成 電路的核心器件（Core Device)區(qū)，由于器件較密集，高阻器件較多，且工作電壓都較高，使 得核心器件區(qū)的溫度很高，通?？梢赃_(dá)到125°C以上，而現(xiàn)有技術(shù)的測(cè)試結(jié)構(gòu)對(duì)應(yīng)的器件密 度相對(duì)較小，所述器件產(chǎn)生的熱量不及散失的熱量多，使得進(jìn)行負(fù)偏壓溫度不穩(wěn)定性測(cè)試 通常是在常溫下進(jìn)行測(cè)試，使得測(cè)得的負(fù)偏壓溫度不穩(wěn)定性測(cè)試的測(cè)試結(jié)果與實(shí)際情況相 差較大。
[0026] 為此，發(fā)明人經(jīng)過(guò)研究，提出了一種半導(dǎo)體測(cè)試裝置及測(cè)試方法，所述半導(dǎo)體測(cè)試 裝置包括：第一測(cè)試端、第二測(cè)試端、第三測(cè)試端、待測(cè)試PM0S晶體管、控制NM0S晶體管、力口 熱單元和調(diào)節(jié)電阻；待測(cè)試PM0S晶體管的源極、漏極的其中一端與第一測(cè)試端相連接，另 一端與第二測(cè)試端相連接，待測(cè)試PM0S晶體管的柵極與第三測(cè)試端相連接；加熱單元、調(diào) 節(jié)電阻和控制NM0S晶體管的源極、漏極串聯(lián)形成串聯(lián)結(jié)構(gòu)，所述控制NM0S晶體管的柵極與 第二測(cè)試端相連接。當(dāng)?shù)谝粶y(cè)試端、第二測(cè)試端接地，待測(cè)試PM0S晶體管的襯底接地，在第 三測(cè)試端施加應(yīng)力電壓，控制NM0S晶體管的溝道區(qū)導(dǎo)通，利用加熱單元對(duì)待測(cè)試PM0S晶體 管進(jìn)行加熱，且在待測(cè)試PM0S晶體管的柵極施加應(yīng)力電壓，使得待測(cè)試PM0S晶體管由于負(fù) 偏壓溫度不穩(wěn)定性導(dǎo)致電學(xué)參數(shù)發(fā)生漂移；然后第一測(cè)試端接地，待測(cè)試PM0S晶體管的襯 底接地，在第二測(cè)試端施加工作電壓，在第三測(cè)試端施加工作電壓，使得所述控制NM0S晶 體管的溝道區(qū)關(guān)斷，所述待測(cè)試PM0S晶體管的溝道區(qū)導(dǎo)通，從而檢測(cè)待測(cè)試PM0S晶體管的 電學(xué)參數(shù)。
[0027] 由于對(duì)待測(cè)試PM0S晶體管的柵極施加應(yīng)力電壓的同時(shí)對(duì)待測(cè)試PM0S晶體管進(jìn)行 加熱，使得進(jìn)行應(yīng)力測(cè)試的環(huán)境更接近于集成電路中器件的工作環(huán)境，使得最終的測(cè)試結(jié) 果更接近于實(shí)際情況。當(dāng)需要對(duì)待測(cè)試PM0S晶體管進(jìn)行電學(xué)參數(shù)檢測(cè)時(shí)，只需要改變測(cè)試 端的電壓，就加熱單元就停止加熱，所述加熱單元不會(huì)影響待測(cè)試PM0S晶體管的電學(xué)參數(shù) 檢測(cè)。且本發(fā)明的半導(dǎo)體測(cè)試結(jié)構(gòu)不需要提供額外的加熱裝置(例如加熱爐)，利用所述一 個(gè)半導(dǎo)體測(cè)試結(jié)構(gòu)可以對(duì)待測(cè)試PM0S晶體管的柵極施加電壓應(yīng)力和對(duì)待測(cè)試PM0S晶體管 進(jìn)行電學(xué)參數(shù)檢測(cè)，不需要再利用其他裝置，有利于降低測(cè)試成本。
[0028] 為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明 的【具體實(shí)施方式】做詳細(xì)的說(shuō)明。
[0029] 在以下描述中闡述了具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不 同于在此描述的其它方式來(lái)實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類 似推廣。因此本發(fā)明不受下面公開(kāi)的具體實(shí)施的限制。
[0030] 本發(fā)明實(shí)施例首先提供了一種半導(dǎo)體測(cè)試結(jié)構(gòu)，請(qǐng)參考圖2,為本發(fā)明實(shí)施例的半 導(dǎo)體測(cè)試結(jié)構(gòu)的結(jié)構(gòu)示意圖，具體包括：第一測(cè)試端S1、第二測(cè)試端S2、第三測(cè)試端S3、待 測(cè)試PM0S晶體管10、控制NM0S晶體管20、加熱單元30和調(diào)節(jié)電阻40 ;所述待測(cè)試PM0S晶 體管10的源極、漏極的其中一端與第一測(cè)試端S1相連接，另一端與第二測(cè)試端S2相連接， 所述待測(cè)試PMOS晶體管10的柵極與第三測(cè)試端S3相連接，所述待測(cè)試PMOS晶體管10的 襯底接地；所述加熱單元30、調(diào)節(jié)電阻40和控制NM0S晶體管20的源極、漏極串聯(lián)形成串 聯(lián)結(jié)構(gòu)，所述串聯(lián)結(jié)構(gòu)的一端與第一測(cè)試端S1相連接，所述串聯(lián)結(jié)構(gòu)的另一端與第三測(cè)試 端S3相連接，且所述控制NM0S晶體管20位于串聯(lián)結(jié)構(gòu)靠近第三測(cè)試端S3的一端，所述控 制NM0S晶體管20的柵極與第二測(cè)試端S2相連接，所述控制NM0S晶體管20的襯底與源極 相連接。
[0031] 在本實(shí)施例中，所述加熱單元30的一端與第一測(cè)試端S1相連接，所述加熱單元30 的另一端與調(diào)節(jié)電阻40的一端相連接，所述調(diào)節(jié)電阻40的另一端與控制NM0S晶體管20的 漏極相連接，所述控制NM0S晶體管20的源極與第三測(cè)試端S3相連接，形成串聯(lián)結(jié)構(gòu)。當(dāng) 所述控制NM0S晶體管的溝道區(qū)導(dǎo)通時(shí)，所述加熱單元30開(kāi)始加熱。當(dāng)所述控制NM0S晶體 管的溝道區(qū)關(guān)閉時(shí)，所述加熱單元30停止加熱。
[0032] 在其他實(shí)施例中，所述串聯(lián)結(jié)構(gòu)也可以為調(diào)節(jié)電阻、加熱單元、控制NM0S晶體管 的源漏極依次串聯(lián)，所述調(diào)節(jié)電阻與第一測(cè)試端相連接，所述控制NM0S晶體管的源極與第 三測(cè)試端相連接。
[0033] 所述加熱單元30為高阻的導(dǎo)電材料，所述高阻導(dǎo)電材料為多晶硅或TiN等高阻材 料，利用所述加熱單元30對(duì)待測(cè)試PM0S晶體管10進(jìn)行加熱，使得所述待測(cè)試PM0S晶體管 10可以在與正常工作時(shí)具有相仿溫度的環(huán)境中進(jìn)行負(fù)偏壓溫度不穩(wěn)定性測(cè)試，避免了測(cè)試 和正常工作時(shí)不同溫度對(duì)負(fù)偏壓溫度不穩(wěn)定性測(cè)試的影響，使得最終測(cè)得的測(cè)試結(jié)果更符 合實(shí)際情況，測(cè)試結(jié)果更精確。
[0034] 請(qǐng)參考圖3和圖4,圖3為本發(fā)明實(shí)施例的待測(cè)試PM0S晶體管10與加熱單元30 之間的俯視結(jié)構(gòu)示意圖，圖4為圖3中沿AA'線方向的待測(cè)試PM0S晶體管10與加熱單元 30之間的剖面結(jié)構(gòu)示意圖，具體包括：位于半導(dǎo)體襯底01表面的待測(cè)試PM0S晶體管10,位 于所述待測(cè)試PM0S晶體管10周?chē)母綦x結(jié)構(gòu)15,利用所述隔離結(jié)構(gòu)15將所述待測(cè)試PM0S 晶體管10與其他半導(dǎo)體器件電學(xué)隔離，所述隔離結(jié)構(gòu)15為淺溝槽隔離結(jié)構(gòu)或利用硅的局 部氧化（L0C0S)工藝形成的氧化硅層；位于所述隔離結(jié)構(gòu)15表面且圍繞所述待測(cè)試PM0S 晶體管10的加熱單元30。在本實(shí)施例中，所述加熱單元30的俯視圖形為螺旋形，所述螺旋 形包括圓形螺旋或方形螺旋，所述螺旋的圈數(shù)范圍為1圈?5圈，且所述待測(cè)試PM0S晶體 管10位于所述螺旋的中心位置。所述螺旋形的加熱單元30的一端與調(diào)節(jié)電阻40相連接， 所述螺旋形的加熱單元30的另一端與第一測(cè)試端S1相連接。
[0035] 在其他實(shí)施例中，所述加熱單元的俯視圖形為蛇形，且所述待測(cè)試PM0S晶體管位 于所述蛇形的加熱單元中間，所述蛇形加熱單元的兩端、調(diào)節(jié)電阻、控制NM0S晶體管的源 漏極互相串聯(lián)后與第一測(cè)試端、第三測(cè)試端相連接，利用所述蛇形的加熱單元對(duì)測(cè)試PM0S 晶體管進(jìn)行加熱。由于所述加熱單元的圖形(螺旋形或蛇形）都圍繞所述待測(cè)試PMOS晶體 管，使得所述待測(cè)試PM0S晶體管受熱均勻。
[0036] 在其他實(shí)施例中，所述加熱單元位于半導(dǎo)體襯底內(nèi)的溝槽中，且所述溝槽側(cè)壁具 有絕緣層，使得所述加熱單元與半導(dǎo)體襯底表面的待測(cè)試PM0S晶體管電學(xué)隔離，且所述加 熱單元的俯視形狀為蛇形或螺旋形，所述待測(cè)試PM0S晶體管位于加熱單元的正中間，使得 所述待測(cè)試PM0S晶體管受熱均勻。
[0037] 在本實(shí)施例中，所述加熱單元30與所述待測(cè)試PM0S晶體管10之間的間距、所述 待測(cè)試PMOS晶體管10與隔離結(jié)構(gòu)15邊緣之間的間距、所述隔離結(jié)構(gòu)15邊緣與所述加熱單 元30之間的間距都為最小設(shè)計(jì)尺寸，使得加熱單元30產(chǎn)生的熱量能最大限度地提高待測(cè) 試PM0S晶體管10的溫度。所述最小設(shè)計(jì)尺寸即為版圖設(shè)計(jì)時(shí)不同結(jié)構(gòu)之間的最小尺寸。 由于最小設(shè)計(jì)尺寸受到不同器件的物理特性和不同階段的工藝限制，因此，在本實(shí)施例中， 所述最小設(shè)計(jì)尺寸即為待測(cè)試M0S晶體管形成工藝對(duì)應(yīng)的設(shè)計(jì)規(guī)則中的最小設(shè)計(jì)尺寸，使 得加熱單元傳送給待測(cè)試PM0S晶體管10的熱量與正常工作時(shí)PM0S晶體管獲得熱量大致 相當(dāng)。
[0038] 請(qǐng)參考圖2,所述調(diào)節(jié)電阻40用于調(diào)節(jié)施加在所述加熱單元30兩端的電壓值。由 于在集成電路中產(chǎn)生的熱量源主要為多晶硅電阻、多晶硅的柵極、源漏之間的溝道區(qū)等半 導(dǎo)體結(jié)構(gòu)，在工作時(shí)所述半導(dǎo)體結(jié)構(gòu)兩端施加的電壓為集成電路的工作電壓，因此，為了使 加熱單元30產(chǎn)生的熱量盡可能與實(shí)際集成電路工作時(shí)M0S晶體管周?chē)钠骷a(chǎn)生的熱量 相當(dāng)，使得本發(fā)明實(shí)施例的待測(cè)試PM0S晶體管10在進(jìn)行負(fù)偏壓溫度不穩(wěn)定性測(cè)試時(shí)的環(huán) 境溫度與正常工作時(shí)M0S晶體管的環(huán)境溫度相當(dāng)。為此，本發(fā)明實(shí)施例通過(guò)控制調(diào)節(jié)電阻 40的電壓大小，調(diào)節(jié)加熱單元30兩端的電壓值，使得所述加熱單元30兩端的電壓值等于集 成電路的工作電壓。
[0039] 在本實(shí)施例中，所述待測(cè)試PM0S晶體管10、控制NM0S晶體管20都為增強(qiáng)型M0S 晶體管，使得當(dāng)?shù)诙y(cè)試端S2、第三測(cè)試端S3接地時(shí)，對(duì)應(yīng)的控制NM0S晶體管20、待測(cè)試 PM0S晶體管10都處于關(guān)閉狀態(tài)。通過(guò)控制所述第二測(cè)試端S2、第三測(cè)試端S3接地或施加 工作電壓，從而控制待測(cè)試PM0S晶體管10、控制NM0S晶體管20的開(kāi)啟或關(guān)閉，測(cè)試較為簡(jiǎn) 單。在其他實(shí)施例中，所述待測(cè)試PM0S晶體管、控制NM0S晶體管也可以為耗盡型M0S晶體 管。
[0040] 本發(fā)明實(shí)施例還提供了一種采用上述半導(dǎo)體測(cè)試結(jié)構(gòu)的測(cè)試方法，請(qǐng)參考圖5,為 所述測(cè)試方法的流程示意圖，具體包括：
[0041] 步驟S101，第一測(cè)試端、第二測(cè)試端接地，待測(cè)試PM0S晶體管的襯底接地，在第三 測(cè)試端施加應(yīng)力電壓，控制NM0S晶體管的溝道區(qū)導(dǎo)通，利用加熱單元對(duì)待測(cè)試PM0S晶體管 進(jìn)行加熱，同時(shí)在待測(cè)試PM0S晶體管的柵極施加應(yīng)力電壓，使得待測(cè)試PM0S晶體管由于負(fù) 偏壓溫度不穩(wěn)定性導(dǎo)致電學(xué)參數(shù)發(fā)生漂移；
[0042] 步驟S102,第一測(cè)試端接地，待測(cè)試PM0S晶體管的襯底接地，在第二測(cè)試端施加 工作電壓，在第三測(cè)試端施加工作電壓，使得所述控制NM0S晶體管的溝道區(qū)關(guān)斷，加熱單 元停止加熱，檢測(cè)所述待測(cè)試PM0S晶體管的電學(xué)參數(shù)；
[0043] 步驟S103,將所述測(cè)得的待測(cè)試PM0S晶體管的電學(xué)參數(shù)與標(biāo)準(zhǔn)電學(xué)參數(shù)進(jìn)行比 較，獲得待測(cè)試PM0S晶體管由于負(fù)偏壓溫度不穩(wěn)定性導(dǎo)致電學(xué)參數(shù)發(fā)生漂移的漂移量。
[0044] 具體的，請(qǐng)參考圖2,所述第一測(cè)試端S1、第二測(cè)試端S2接地，待測(cè)試PM0S晶體管 10的襯底接地，在第三測(cè)試端S3施加應(yīng)力電壓，所述應(yīng)力電壓為負(fù)值，且所述應(yīng)力電壓的 絕對(duì)值大于所述待測(cè)試PM0S晶體管的工作電壓的絕對(duì)值且大于控制NM0S晶體管的工作電 壓的絕對(duì)值。在本實(shí)施例中，所述應(yīng)力電壓的大小為-IV?-10V，且小于柵介質(zhì)層的擊穿電 壓。由于所述控制NM0S晶體管20的柵源電壓為IV?10V，所述控制NM0S晶體管20導(dǎo)通， 對(duì)應(yīng)的加熱單元30對(duì)待測(cè)試PM0S晶體管10進(jìn)行加熱。由于所述應(yīng)力電壓的絕對(duì)值大于 控制NM0S晶體管的工作電壓的絕對(duì)值，因此，在本發(fā)明實(shí)施例中，將所述應(yīng)力電壓施加在 控制NMOS晶體管的柵極時(shí)，為了避免由于柵極電壓過(guò)大發(fā)生熱載流子注入效應(yīng)，所述控制 NM0S晶體管的溝道區(qū)的長(zhǎng)度大于待測(cè)試PM0S晶體管的溝道區(qū)的長(zhǎng)度，從而可以避免短溝 道效應(yīng)，避免控制NM0S晶體管由于短溝道效應(yīng)導(dǎo)致熱載流子注入，影響最終的測(cè)試結(jié)果。
[0045] 為了使得本發(fā)明實(shí)施例的待測(cè)試PM0S晶體管10在進(jìn)行負(fù)偏壓溫度不穩(wěn)定性測(cè)試 時(shí)的環(huán)境溫度與正常工作時(shí)M0S晶體管的環(huán)境溫度相當(dāng)，需要調(diào)節(jié)加熱單元30兩端的電 壓值，使得所述加熱單元30兩端的電壓值等于集成電路的工作電壓。在本實(shí)施例中，當(dāng)?shù)?一測(cè)試端S1和第三測(cè)試端S3之間的電壓為Vstress，所述調(diào)節(jié)電阻的電阻值為R0,所述 加熱單元的電阻值為R1，若需使得加熱單元30兩側(cè)的電壓為Vop，所述Vop為所述待測(cè)試 PM0S晶體管的柵極施加的工作電壓的電壓值，則Vstress/Vop= (R0+R1)/R1，即R0=R1X (Vstress_Vop)/Vop。當(dāng)所述調(diào)節(jié)電阻的電阻值R0=R1X (Vstress_Vop)/Vop，即可使得待 測(cè)試PM0S晶體管10在進(jìn)行負(fù)偏壓溫度不穩(wěn)定性測(cè)試時(shí)的環(huán)境溫度與正常工作時(shí)M0S晶體 管的環(huán)境溫度相當(dāng)。
[0046] 在利用加熱單元30對(duì)待測(cè)試PM0S晶體管10進(jìn)行加熱的同時(shí)，由于第三測(cè)試端S3 施加應(yīng)力電壓，使得待測(cè)試PM0S晶體管10的柵極施加有應(yīng)力電壓，同時(shí)所述待測(cè)試PM0S 晶體管10的源極、漏極和襯底接地，待測(cè)試PM0S晶體管受到負(fù)偏壓的電壓應(yīng)力測(cè)試，在負(fù) 偏置柵極電壓和高溫的作用下，PM0S晶體管的柵氧化層與襯底之間的界面處的氫硅鍵斷 裂，形成界面缺陷電荷，從而造成PM0S晶體管的閾值電壓和飽和漏極電流發(fā)生漂移。且由 于所述進(jìn)行負(fù)偏壓的電壓應(yīng)力測(cè)試時(shí)環(huán)境溫度與正常工作時(shí)的環(huán)境溫度一致，使得最終獲 得的由于負(fù)偏壓溫度不穩(wěn)定性導(dǎo)致電學(xué)參數(shù)發(fā)生漂移的漂移量與實(shí)際情況相一致。
[0047] 在所述待測(cè)試PM0S晶體管10的柵極施加一段時(shí)間的負(fù)的應(yīng)力電壓后，待測(cè)試 PM0S晶體管10的電學(xué)參數(shù)發(fā)生了漂移。然后第二測(cè)試端S2從接地變?yōu)槭┘庸ぷ麟妷海?第三測(cè)試端S3從施加應(yīng)力電壓變?yōu)槭┘庸ぷ麟妷?，且第一測(cè)試端接地，待測(cè)試PM0S晶體 管的襯底接地，使得所述控制NM0S晶體管的溝道區(qū)關(guān)斷，加熱單元停止加熱。由于當(dāng)需要 對(duì)待測(cè)試PM0S晶體管進(jìn)行電學(xué)參數(shù)檢測(cè)時(shí)，加熱單元停止加熱，所述加熱單元不會(huì)影響待 測(cè)試PM0S晶體管的電學(xué)參數(shù)檢測(cè)。在本實(shí)施例中，所述工作電壓為負(fù)的工作電壓，一般 為-0. 8V?-2. 5V，所述工作電壓為待測(cè)試PM0S晶體管對(duì)應(yīng)的集成電路的工作電壓。
[0048] 同時(shí)，由于待測(cè)試PM0S晶體管的柵極施加工作電壓，所述工作電壓大于待測(cè)試 PM0S晶體管的閾值電壓，使得所述待測(cè)試PM0S晶體管的溝道區(qū)開(kāi)啟，對(duì)所述待測(cè)試PM0S晶 體管的電學(xué)參數(shù)進(jìn)行檢測(cè)。所述電學(xué)參數(shù)為待測(cè)試PM0S晶體管的飽和漏極電流、亞閾漏極 電流和閾值電壓等M0S晶體管的電流電壓參數(shù)。
[0049] 然后，將所述測(cè)得的待測(cè)試PM0S晶體管的電學(xué)參數(shù)與標(biāo)準(zhǔn)電學(xué)參數(shù)進(jìn)行比較，獲 得待測(cè)試PM0S晶體管由于負(fù)偏壓溫度不穩(wěn)定性導(dǎo)致電學(xué)參數(shù)發(fā)生漂移的漂移量，從而檢 測(cè)出不同的待測(cè)試PM0S晶體管因負(fù)偏壓溫度不穩(wěn)定性導(dǎo)致電學(xué)參數(shù)的退化幅度。所述標(biāo) 準(zhǔn)電學(xué)參數(shù)為待測(cè)試PM0S晶體管進(jìn)行負(fù)偏壓溫度不穩(wěn)定性測(cè)試之前，先在常溫下對(duì)待測(cè) 試PM0S晶體管測(cè)試獲得的電學(xué)參數(shù)。由于負(fù)偏壓溫度不穩(wěn)定性測(cè)試前后的待測(cè)試PM0S晶 體管的電學(xué)參數(shù)都是在不加熱、常溫的狀態(tài)下測(cè)得，避免溫度對(duì)先后測(cè)得的電學(xué)參數(shù)的影 響，使得最終獲得的結(jié)果更加精確。
[0050] 綜上，由于現(xiàn)有的對(duì)M0S晶體管進(jìn)行負(fù)偏壓溫度不穩(wěn)定性測(cè)試時(shí)，測(cè)試的環(huán)境溫 度與實(shí)際工作狀態(tài)的環(huán)境溫度不同，使得測(cè)得的負(fù)偏壓溫度不穩(wěn)定性測(cè)試的測(cè)試結(jié)果與實(shí) 際情況相差較大。而本發(fā)明實(shí)施例在施加負(fù)的應(yīng)力偏壓時(shí)，利用所述加熱單元進(jìn)行加熱，就 能模擬真實(shí)芯片中高阻器件對(duì)附近的MOS晶體管的加熱影響，且當(dāng)需要對(duì)待測(cè)試PMOS晶體 管進(jìn)行電學(xué)參數(shù)檢測(cè)時(shí)，只需要改變測(cè)試端的電壓，就加熱單元就停止加熱，所述加熱單元 不會(huì)影響待測(cè)試PMOS晶體管的電學(xué)參數(shù)檢測(cè)。且只需要利用所述一個(gè)所述半導(dǎo)體測(cè)試結(jié) 構(gòu)可以對(duì)待測(cè)試PMOS晶體管的柵極施加電壓應(yīng)力和對(duì)待測(cè)試PMOS晶體管進(jìn)行電學(xué)參數(shù)檢 測(cè)，不需要再利用其他裝置，有利于降低測(cè)試成本。
[0051] 本發(fā)明雖然已以較佳實(shí)施例公開(kāi)如上，但其并不是用來(lái)限定本發(fā)明，任何本領(lǐng)域 技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā) 明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明 的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案 的保護(hù)范圍。
【權(quán)利要求】
1. 一種半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，包括： 第一測(cè)試端、第二測(cè)試端、第三測(cè)試端、待測(cè)試PMOS晶體管、控制NMOS晶體管、加熱單 元和調(diào)節(jié)電阻； 所述待測(cè)試PMOS晶體管的源極、漏極的其中一端與第一測(cè)試端相連接，另一端與第二 測(cè)試端相連接，所述待測(cè)試PMOS晶體管的柵極與第三測(cè)試端相連接； 所述加熱單元圍繞所述待測(cè)試PMOS晶體管設(shè)置，用于對(duì)待測(cè)試PMOS晶體管進(jìn)行加熱， 所述調(diào)節(jié)電阻用于調(diào)節(jié)施加在所述加熱單元兩端的電壓，所述控制NM0S晶體管用于控制 加熱單元是否進(jìn)行加熱，所述加熱單元、調(diào)節(jié)電阻和控制NM0S晶體管的源極、漏極串聯(lián)形 成串聯(lián)結(jié)構(gòu)，所述串聯(lián)結(jié)構(gòu)的一端與第一測(cè)試端相連接，所述串聯(lián)結(jié)構(gòu)的另一端與第三測(cè) 試端相連接，且所述控制NM0S晶體管位于串聯(lián)結(jié)構(gòu)靠近第三測(cè)試端的一端，所述控制NM0S 晶體管的柵極與第二測(cè)試端相連接。
2. 如權(quán)利要求1所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述加熱單元位于圍繞待測(cè)試 PMOS晶體管設(shè)置的隔離結(jié)構(gòu)表面，使得所述加熱單元與所述待測(cè)試PMOS晶體管電學(xué)隔離。
3. 如權(quán)利要求1所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述加熱單元位于圍繞待測(cè)試 PMOS晶體管設(shè)置的半導(dǎo)體襯底內(nèi)，且所述加熱單元與所述待測(cè)試PMOS晶體管電學(xué)隔離。
4. 如權(quán)利要求1所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述加熱單元的圖形的形狀為 蛇形或螺旋形。
5. 如權(quán)利要求4所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，當(dāng)所述加熱單元的圖形的形狀 為螺旋形時(shí)，所述螺旋形的圈數(shù)為1?5圈。
6. 如權(quán)利要求1所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述加熱單元與所述待測(cè)試 PMOS晶體管之間的間距為最小設(shè)計(jì)尺寸。
7. 如權(quán)利要求1所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述控制NM0S晶體管、待測(cè)試 PMOS晶體管為增強(qiáng)型M0S晶體管。
8. 如權(quán)利要求1所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，當(dāng)所述加熱單元的電阻值為R1， 待測(cè)試PMOS晶體管的柵極施加的應(yīng)力電壓的電壓值為Vstress，待測(cè)試PMOS晶體管的柵極 施加的工作電壓的電壓值為Vop，所述調(diào)節(jié)電阻的電阻值R0=R1X (Vstress-Vop) /Vop。
9. 如權(quán)利要求1所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述控制NMOS晶體管的閾值電 壓的絕對(duì)值大于所述待測(cè)試PMOS晶體管的閾值電壓的絕對(duì)值。
10. -種采用如權(quán)利要求1所述的半導(dǎo)體測(cè)試結(jié)構(gòu)的測(cè)試方法，其特征在于，包括： 第一測(cè)試端、第二測(cè)試端接地，待測(cè)試PMOS晶體管的襯底接地，在第三測(cè)試端施加應(yīng) 力電壓，控制NMOS晶體管的溝道區(qū)導(dǎo)通，利用加熱單元對(duì)待測(cè)試PMOS晶體管進(jìn)行加熱，同 時(shí)在待測(cè)試PMOS晶體管的柵極施加應(yīng)力電壓，使得待測(cè)試PMOS晶體管由于負(fù)偏壓溫度不 穩(wěn)定性導(dǎo)致電學(xué)參數(shù)發(fā)生漂移； 第一測(cè)試端接地，待測(cè)試PMOS晶體管的襯底接地，在第二測(cè)試端施加工作電壓，在第 三測(cè)試端施加工作電壓，使得所述控制NMOS晶體管的溝道區(qū)關(guān)斷，加熱單元停止加熱，檢 測(cè)所述待測(cè)試PMOS晶體管的電學(xué)參數(shù)。
11. 如權(quán)利要求10所述的測(cè)試方法，其特征在于，將所述測(cè)得的待測(cè)試PMOS晶體管的 電學(xué)參數(shù)與標(biāo)準(zhǔn)電學(xué)參數(shù)進(jìn)行比較，獲得待測(cè)試PMOS晶體管由于負(fù)偏壓溫度不穩(wěn)定性導(dǎo) 致電學(xué)參數(shù)發(fā)生漂移的漂移量。
12. 如權(quán)利要求10所述的測(cè)試方法，其特征在于，所述應(yīng)力電壓的大小為-IV?-10V。
13. 如權(quán)利要求10所述的測(cè)試方法，其特征在于，所述工作電壓為負(fù)的工作電壓。
14. 如權(quán)利要求10所述的測(cè)試方法，其特征在于，所述應(yīng)力電壓的絕對(duì)值大于待測(cè)試 PM0S晶體管的工作電壓的絕對(duì)值。
15. 如權(quán)利要求10所述的測(cè)試方法，其特征在于，所述電學(xué)參數(shù)為飽和漏極電流和閾 值電壓。
【文檔編號(hào)】G01R31/26GK104101823SQ201310113279
【公開(kāi)日】2014年10月15日 申請(qǐng)日期:2013年4月2日 優(yōu)先權(quán)日:2013年4月2日
【發(fā)明者】馮軍宏 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司