本發(fā)明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法。

背景技術：

隨著集成電路制造技術的快速發(fā)展，促使集成電路中的半導體器件，尤其是MOS(Metal Oxide Semiconductor，金屬-氧化物-半導體)器件的尺寸不斷地縮小，以此滿足集成電路發(fā)展的微型化和集成化的要求，而晶體管器件是MOS器件中的重要組成部分之一。

對于晶體管器件來說，隨著晶體管的尺寸持續(xù)縮小，現(xiàn)有技術以氧化硅或氮氧化硅材料形成的柵介質層時，已無法滿足晶體管對于性能的要求。尤其是以氧化硅或氮氧化硅作為柵介質層所形成的晶體管容易產漏電流以及雜質擴散等一系列問題，從而影響晶體管的閾值電壓，造成晶體管的可靠性和穩(wěn)定性下降。

為解決以上問題，一種以高K柵介質層和金屬柵構成的晶體管被提出，即高K金屬柵(HKMG，High K Metal Gate)晶體管。所述高K金屬柵晶體管采用高K(介電常數(shù))材料代替常用的氧化硅或氮氧化硅作為柵介質材料，以金屬材料或金屬化合物材料替代傳統(tǒng)的多晶硅柵極材料，形成金屬柵。所述高K金屬柵晶體管能夠在縮小尺寸的情況下，能夠減小漏電流，降低工作電壓和功耗，以此提高晶體管的性能。

然而，隨著半導體器件尺寸的縮小，半導體器件的性能受到了不良影響。

技術實現(xiàn)要素：

本發(fā)明解決的問題是提供一種半導體結構及其形成方法，所形成的半導體結構性能改善。

為解決上述問題，本發(fā)明提供一種半導體結構的形成方法，包括：提供襯底，所述襯底包括第一區(qū)域和第二區(qū)域，所述襯底的第一區(qū)域和第二區(qū)域 表面分別具有偽柵極結構，所述襯底表面具有介質層，所述介質層覆蓋所述偽柵極結構的側壁，且所述介質層表面與所述偽柵極結構的頂部表面齊平；去除所述偽柵極結構，在第一區(qū)域的介質層內形成第一開口，在第二區(qū)域的介質層內形成第二開口；在所述第一開口和第二開口的底部表面形成柵介質層；在所述柵介質層表面形成柵極，所述柵極的頂部表面低于所述介質層的表面；在第一區(qū)域的柵極表面形成阻擋層；在第二區(qū)域的柵極表面形成第一應力層，所述第一應力層內具有氫離子。

可選的，所述阻擋層的材料為無氫介質材料或少氫介質材料；所述少氫介質材料包括少氫SiN、少氫SiON、或少氫SiOCN；所述少氫介質材料內氫離子的原子百分比濃度小于0.5％。

可選的，所述第一應力層的材料為應力氮化硅材料；在形成所述第一應力層之后，進行退火工藝，使所述第一應力層發(fā)生形變，使第一應力層向第二區(qū)域的柵極施加應力。

可選的，所述阻擋層的形成步驟包括：在所述介質層和柵極表面形成阻擋膜；平坦化所述阻擋膜；去除第二區(qū)域的阻擋膜。

可選的，所述第一應力層的形成步驟包括：在所述介質層表面和第二區(qū)域的柵極表面形成應力膜；平坦化所述應力膜直至暴露出所述介質層表面，形成所述第一應力層。

可選的，所述第一應力層在形成所述阻擋層之后形成，所述應力膜還位于所述阻擋層表面，所述平坦化工藝暴露出所述介質層和阻擋層表面。

可選的，還包括：位于所述偽柵極結構兩側襯底內的源漏區(qū)，所述介質層位于所述源漏區(qū)表面。

可選的，所述源漏區(qū)的形成步驟包括：在所述偽柵極結構兩側的襯底內形成第二應力層；在所述第二應力層內摻雜離子，形成源漏區(qū)。

可選的，所述第一區(qū)域的源漏區(qū)內摻雜有P型離子；所述第二區(qū)域的源漏區(qū)內摻雜有N型離子。

可選的，所述柵介質層還位于所述第一開口和第二開口的側壁表面；所 述柵介質層和襯底之間還具有界面層；所述界面層的材料為氧化硅。

可選的，所述柵介質層的形成步驟包括：在所述介質層表面、第一開口的側壁和底部表面、以及第二開口的側壁和底部表面形成柵介質膜；平坦化所述柵介質膜直至暴露出所述介質層表面。

可選的，所述柵極包括金屬柵；所述金屬柵的材料包括銅、鎢、鋁或銀。

可選的，所述柵極還包括：位于第一開口和第二開口側壁表面和底部的柵介質層表面的覆蓋層；位于覆蓋層表面的功函數(shù)層；所述金屬柵位于所述功函數(shù)層表面；所述覆蓋層的材料包括TiN、TaN中的一種或兩種。

可選的，位于第一區(qū)域的功函數(shù)層材料與位于第二區(qū)域的功函數(shù)層材料不同；所述第一區(qū)域的功函數(shù)層材料包括TiN；述第二區(qū)域的功函數(shù)層材料包括TiAl。

可選的，所述柵極的形成步驟包括：在所述第一開口和第二開口內形成初始柵極，所述初始柵極的頂部表面與所述介質層表面齊平；回刻蝕所述初始柵極，使所述初始柵極的表面低于所述介質層表面，形成所述柵極。

可選的，所述偽柵極結構包括偽柵極層；所述偽柵極層的材料為多晶硅。

可選的，所述偽柵極結構還包括：位于偽柵極層和襯底之間的偽柵介質層；所述偽柵介質層的材料為氧化硅。

可選的，還包括：位于所述偽柵極結構側壁表面的側墻，所述介質層位于所述側墻表面。

可選的，所述襯底包括：基底、位于基底表面的鰭部、以及位于基底表面的隔離層，所述隔離層覆蓋鰭部的部分側壁表面；所述偽柵極結構橫跨于所述鰭部表面，且所述偽柵極結構覆蓋所述鰭部的部分側壁和頂部表面。

相應的，本發(fā)明還提供一種采用所述任一項方法所形成的半導體結構，包括：襯底，所述襯底包括第一區(qū)域和第二區(qū)域，所述襯底表面具有介質層；位于第一區(qū)域的介質層內的第一開口；位于第二區(qū)域的介質層內的第二開口；位于所述第一開口和第二開口的底部表面的柵介質層；位于所述柵介質層表面的柵極，所述柵極的頂部表面低于所述介質層的表面；位于第一區(qū)域的柵 極表面的阻擋層，所述阻擋層填充滿所述第一開口；位于第二區(qū)域的柵極表面的第一應力層，所述第一應力層填充滿所述第二開口，所述第一應力層內具有氫離子。

與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點：

本發(fā)明的形成方法中，在第二區(qū)域的柵極表面形成第一應力層，所述第一應力層用于向位于第二區(qū)域柵極底部的襯底提供應力，以提高第二區(qū)域柵極底部的溝道區(qū)應力，以此抑制漏電流，提高第二區(qū)域的晶體管性能。所述第一應力層內具有氫離子，通過排出所述氫離子，能夠使所述第一應力層收縮，以此向所述柵極提供應力，并使所述應力傳遞到襯底內。而對于第一區(qū)域的晶體管來說，所述第一應力層的材料會降低第一區(qū)域的晶體管性能。因此，在所述第一區(qū)域的柵極表面形成阻擋層，所述阻擋層能夠用于保護所述第一區(qū)域的柵極；所述阻擋層用于防止在形成第一應力層的過程中，第一應力層內的氫離子向第一區(qū)域的柵極擴散，以此避免第一區(qū)域的晶體管性能下降，防止第一區(qū)域的晶體管發(fā)生負偏壓不穩(wěn)定性效應。并且，所述阻擋層能夠防止第一應力層向第一區(qū)域的柵極提供應力，避免所述應力造成第一區(qū)域晶體管性能下降的問題。

進一步，所述阻擋層的材料為無氫介質材料或少氫介質材料；所述少氫介質材料包括少氫SiN、少氫SiON、或少氫SiOCN。由于所述阻擋層內不具有氫離子或具有少量的氫離子，所述阻擋層能夠保護第一區(qū)域的柵極，所述阻擋層不易向柵介質層和襯底之間界面處輸送氫離子，從而避免了第一區(qū)域晶體管性能下降的問題。

本發(fā)明的結構中，所述第一應力層用于向位于第二區(qū)域的柵極底部的襯底提供應力，以提高第二區(qū)域柵極底部的溝道區(qū)的應力，以此抑制漏電流，提高第二區(qū)域的晶體管性能。所述第一應力層內具有氫離子，通過排出所述氫離子，能夠使所述第一應力層收縮，以此向所述柵極提供應力，并使所述應力傳遞到襯底內。在所述第一區(qū)域內，由于所述柵極表面具有阻擋層，所述阻擋層能夠用于保護所述第一區(qū)域的柵極，防止在形成第一應力層的過程中，第一應力層內的氫離子想第一區(qū)域的柵極擴散，以此避免第一區(qū)域的晶體管性能下降，防止第一區(qū)域的晶體管發(fā)生負偏壓不穩(wěn)定性效應。

附圖說明

圖1是本發(fā)明在晶體管中引入應力層的實施例的剖面結構示意圖；

圖2至圖10是本發(fā)明實施例的半導體結構的形成過程的剖面結構示意圖。

具體實施方式

如背景技術所述，隨著半導體器件尺寸的縮小，半導體器件的性能受到了不良影響。

經過研究發(fā)現(xiàn)，對于晶體管來說，隨著晶體管的特征尺寸(CD)不斷縮小，受短溝道相應的影響，溝道區(qū)更易產漏電流。因此，需要對溝道區(qū)提供應力，以提高載流子遷移率，以此減少漏電流的產生，提高晶體管的性能。

圖1是本發(fā)明在晶體管中引入應力層的實施例的剖面結構示意圖，包括：襯底100，所述襯底100具有PMOS區(qū)域101和NMOS區(qū)域102；分別位于襯底100PMOS區(qū)域101和NMOS區(qū)域102表面的柵極結構103，所述柵極結構103包括：位于襯底100表面的界面層130，位于界面層130表面的柵介質層131，位于柵介質層131表面的柵極層132，以及位于柵極層132、柵介質層131和界面層130側壁表面的側墻；位于襯底100表面的介質層104，所述介質層104覆蓋所述柵極結構103的側壁表面；位于所述柵極層132頂部表面的應力層105。

其中，所述柵介質層131的材料為高k介質材料(介電常數(shù)大于3.9)，所述柵極層132的材料為金屬材料，例如銅、鎢或鋁。

所述應力層105的材料為含氫介質材料，例如含氫氮化硅材料。在所述柵極層132頂部表面形成應力層105之后，通過退火工藝使所述應力層105內的氫離子生成氫氣并排除，使得所述應力層105的體積縮小，以此拉扯所述柵極層132因發(fā)生形變而產應力，且所述應力能夠進一步傳導至襯底100內，從而使位于柵極層132底部的襯底100受到應力，即襯底100內的襯底100受到應力作用。而且，所述應力層105收縮產生的應力為拉應力，所述拉應力能夠提高NMOS晶體管的溝道區(qū)內電子的遷移率，從而提高NMOS晶體管的性能。

然而，對于PMOS晶體管來說，一方面，所述應力層105提供的拉應力會削弱空穴在溝道區(qū)內的遷移率。另一方面，由于所述應力層105的材料為含氫介質材料，所述應力層105內的氫離子容易向所述柵極層132、柵介質層131和界面層130的方向擴散。在對所述應力層105進行退火時，所述氫離子容易擴散進入所述界面層130與襯底100之間的界面缺陷內，形成電荷陷阱。致使PMOS晶體管產生負偏壓溫度不穩(wěn)定性效應(Negative Biase Temperature Instability，簡稱NBTI)，PMOS晶體管的性能下降。

為了解決上述問題，本發(fā)明提供一種半導體結構及其形成方法。所述半導體結構包括：襯底，所述襯底包括第一區(qū)域和第二區(qū)域，所述襯底表面具有介質層；位于第一區(qū)域的介質層內的第一開口；位于第二區(qū)域的介質層內的第二開口；位于所述第一開口和第二開口的底部表面的柵介質層；位于所述柵介質層表面的柵極，所述柵極的頂部表面低于所述介質層的表面；位于第一區(qū)域的柵極表面的阻擋層，所述阻擋層填充滿所述第一開口；位于第二區(qū)域的柵極表面的第一應力層，所述第一應力層填充滿所述第二開口。

其中，所述第一應力層用于向位于第二區(qū)域的柵極底部的襯底提供應力，以提高第二區(qū)域柵極底部的溝道區(qū)的應力，以此抑制漏電流，提高第二區(qū)域的晶體管性能。所述第一應力層內具有氫離子，通過排出所述氫離子，能夠使所述第一應力層收縮，以此向所述柵極提供應力，并使所述應力傳遞到襯底內。在所述第一區(qū)域內，由于所述柵極表面具有阻擋層，所述阻擋層能夠用于保護所述第一區(qū)域的柵極，防止在形成第一應力層的過程中，第一應力層內的氫離子想第一區(qū)域的柵極擴散，以此避免第一區(qū)域的晶體管性能下降，防止第一區(qū)域的晶體管發(fā)生負偏壓不穩(wěn)定性效應。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。

圖2至圖10是本發(fā)明實施例的半導體結構的形成過程的剖面結構示意圖。

請參考圖2，提供襯底，所述襯底包括第一區(qū)域210和第二區(qū)域220，所述襯底的第一區(qū)域210和第二區(qū)域220表面分別具有偽柵極結構，所述襯底 表面具有介質層203，所述介質層203覆蓋所述偽柵極結構的側壁，且所述介質層203表面與所述偽柵極結構的頂部表面齊平。

在本實施例中，所述第一區(qū)域210用于形成PMOS晶體管，所述第二區(qū)域220用于形成NMOS晶體管。

在本實施例中，所述第一區(qū)域210和第二區(qū)域220形成的晶體管為鰭式場效應晶體管。所述襯底包括：基底200、位于基底200表面的鰭部201、以及位于基底200表面的隔離層202，所述隔離層202覆蓋鰭部201的部分側壁表面；所述偽柵極結構橫跨于所述鰭部201表面，且所述偽柵極結構覆蓋所述鰭部201的部分側壁和頂部表面。

在其它實施例中，所述第一區(qū)域和第二區(qū)域形成的晶體管為平面晶體管，所述襯底為平面基底；所述平面基底為硅襯底、硅鍺襯底、碳化硅襯底、絕緣體上硅襯底、絕緣體上鍺襯底、玻璃襯底或III-V族化合物襯底，例如氮化鎵襯底或砷化鎵襯底等。

所述鰭部201能夠平行排列，且平行的相鄰鰭部201之間的距離為10納米～20納米。本實施例中，平行的相鄰鰭部201之間距離為14納米。

在本實施例中，所述基底200和鰭部201的形成步驟包括：提供半導體基底；刻蝕所述半導體基底，在所述半導體基底內形成若干溝槽，相鄰溝槽之間的半導體基底形成鰭部201，位于鰭部201和溝槽底部的半導體基底形成基底200。所述半導體基底為單晶硅襯底、單晶鍺襯底、硅鍺襯底或碳化硅襯底，在本實施例中為單晶硅襯底。

在另一實施例中，所述鰭部201的形成步驟包括：采用外延工藝在基底200表面形成鰭部層；刻蝕所述鰭部層，在所述鰭部層內形成若干溝槽，相鄰溝槽支架內的鰭部層形成鰭部201。所述基底200為硅襯底、硅鍺襯底、碳化硅襯底、絕緣體上硅襯底、絕緣體上鍺襯底、玻璃襯底或III-V族化合物襯底，例如氮化鎵襯底或砷化鎵襯底等。所述鰭部層的材料為硅、鍺、碳化硅或硅鍺。

所述隔離層202用于隔離相鄰的鰭部201。所述隔離層202的材料為氧化硅、氮化硅、氮氧化硅、低K介質材料(介電常數(shù)大于或等于2.5、小于3.9)、 超低K介質材料(介電常數(shù)小于2.5)中的一種或多種組合。本實施例中，所述隔離層202的材料為氧化硅。

所述隔離層202的形成步驟包括：在所述襯底200和鰭部201表面形成隔離膜；平坦化所述隔離膜直至暴露出所述鰭部201的頂部表面為止；在平坦化所述隔離膜之后，回刻蝕所述隔離膜，暴露出部分鰭部201的側壁表面，形成隔離層202。

所述隔離膜的形成工藝為化學氣相沉積工藝或物理氣相沉積工藝，例如流體化學氣相沉積(FCVD，F(xiàn)lowable Chemical Vapor Deposition)工藝、等離子體增強化學氣相沉積工藝或高深寬比化學氣相沉積工藝(HARP)；所述平坦化工藝為化學機械拋光工藝；所述回刻蝕工藝為各向異性的干法刻蝕工藝。

所述偽柵極結構包括偽柵極層205；所述偽柵極層205的材料為多晶硅。

所述偽柵極結構的形成步驟包括：在所述隔離層202表面和鰭部201的側壁和底部表面沉積偽柵極膜；對所述偽柵極膜進行平坦化；在所述平坦化工藝之后，在所述偽柵極膜表面形成掩膜層，所述掩膜層覆蓋需要形成偽柵極層205的部分偽柵極膜表面；以所述掩膜層為掩膜，刻蝕所述偽柵極層205，之至暴露出鰭部201的側壁和頂部表面以及隔離層202表面，形成偽柵極層205。

在本實施例中，所述偽柵極結構側壁表面還具有側墻206，所述介質層203位于所述側墻206表面。所述側墻206用于保護所述偽柵極層205的側壁表面，并用于定義源漏區(qū)相對于偽柵極層205的位置。所述側墻206的材料為氧化硅、氮化硅、氮氧化硅中的一種或多種。

在本實施例中，所述偽柵極結構還包括：位于所述偽柵極層205和鰭部201表面之間的偽柵氧化層(未標示)。所述偽柵氧化層的材料為氧化硅。所述偽柵氧化層用于在后續(xù)去除偽柵極層205時，保護鰭部201的側壁和頂部表面。在后續(xù)去除偽柵極層205之后，能夠去除或保留所述偽柵氧化層。

在其它實施例中，所述偽柵極層還能夠直接形成于鰭部側壁和頂部表面。

在形成所述介質層203之前，還包括：在所述偽柵極結構兩側的襯底內形成源漏區(qū)；所述介質層203位于所述源漏區(qū)表面。

在本實施例中，所述源漏區(qū)的形成步驟包括：在所述偽柵極結構兩側的襯底內形成第二應力層204；在所述第二應力層204內摻雜離子，形成源漏區(qū)。

在本實施例中，所述第一區(qū)域210用于形成PMOS晶體管，所述第一區(qū)域210的第二應力層204的材料為硅鍺。所述第一區(qū)域210的第二應力層204用于增加PMOS晶體管溝道區(qū)的壓應力，以提高空穴的載流子遷移率。所述第一區(qū)域210的第二應力層204側壁與鰭部201的頂部表面呈“Σ”形，且所述第二應力層204的側壁上具有向偽柵極結構底部延伸的頂角。

所述第二區(qū)域220用于形成NMOS晶體管，所述第二區(qū)域220的第二應力層204的材料為硅鍺。所述第二區(qū)域220的第二應力層204用于增加NMOS晶體管溝道區(qū)的拉應力，以提高電子的載流子遷移率。所述第二區(qū)域220的第二應力層204側壁垂直于所述鰭部201的頂部表面。

所述第二應力層204的形成步驟包括：采用刻蝕工藝在所述偽柵極結構兩側的鰭部內形成凹槽；采用選擇性外延沉積工藝在所述凹槽內形成第二應力層204。

在一實施例中，在所述選擇性外延沉積工藝中，采用原位摻雜工藝在所述第二應力層204內摻雜P型離子或N型離子。在另一實施例中，在所述選擇性外延沉積工藝之后，采用離子注入工藝在偽柵極結構兩側的第二應力層204內摻雜P型離子或N型離子。

在本實施例中，在所述第一區(qū)域210的源漏區(qū)內摻雜P型離子。在所述第二區(qū)域220的源漏區(qū)內摻雜N型離子。

所述介質層203的形成步驟包括：在所述隔離層202表面、鰭部201的側壁和頂部表面、以及偽柵極結構表面形成介質膜；平坦化所述介質膜直至暴露出所述偽柵極層205的頂部表面為止，形成所述介質層203。

所述介質膜的形成步驟為化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。所述介質層203的材料為氧化硅、氮化硅、氮氧化硅、低k介質材料(介電系數(shù)為大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介質材料(介電系數(shù)小于2.5，例如多孔SiCOH)。

在本實施例中，所述介質層203的材料為氧化硅；所述介質膜的形成工 藝為流體化學氣相沉積(Flowable Chemical Vapor Deposition，簡稱FCVD)工藝、高密度等離子沉積(High Density Plasma，簡稱HDP)工藝、等離子體增強沉積工藝中的一種或多種。

請參考圖3，去除所述偽柵極結構，在第一區(qū)域210的介質層203內形成第一開口211，在第二區(qū)域220的介質層203內形成第二開口221。

所述第一開口211用于形成第一區(qū)域210的柵極結構，所述第二開口221用于形成第二區(qū)域220的柵極結構。

去除所述偽柵極層205(如圖2所示)的工藝為干法刻蝕工藝、濕法刻蝕工藝中的一種或兩種組合。去除所述偽柵介質層的工藝為濕法刻蝕工藝或各向同性的干法刻蝕工藝。

在本實施例中，所述偽柵極結構包括偽柵極層205和偽柵介質層，所述偽柵極層205的材料為多晶硅，所述偽柵介質層的材料為氧化硅。去除是偽柵極層205的步驟包括：采用各向異性的干法刻蝕工藝去除部分偽柵極層；在所述各向異性的干法刻蝕工藝之后，采用濕法刻蝕工藝去除剩余的偽柵極層205，直至暴露出所述偽柵介質層表面為止。

所述各向異性的干法刻蝕工藝的參數(shù)包括：氣體包括碳氟氣體、HBr和Cl₂中的一種或兩種、以及載氣，所述碳氟氣體包括CF₄、CHF₃、CH₂F₂、CH₃F，所述載氣為惰性氣體，例如He，氣體流量為50SCCM～400SCCM，壓力為3毫托～8毫托，偏置功率150瓦～800瓦。所述濕法刻蝕工藝的刻蝕液為氫氟酸溶液。

所述各向異性的干法刻蝕工藝的刻蝕速率較快，能夠提高去除偽柵極層205的效率；而所述濕法刻蝕工藝對偽柵介質層和襯底的損傷較小，有利于減少鰭部201和隔離層202表面受到的損傷。

在本實施例中，由于所述偽柵介質層位于鰭部201的側壁和頂部表面，去除所述偽柵介質層的各向同性才干法刻蝕工藝能夠為SICONI工藝。

請參考圖4，在所述第一開口211和第二開口221的底部表面形成柵介質膜230。

所述柵介質膜230的材料為高k介質材料(介電系數(shù)大于3.9)；所述高k介質材料包括氧化鉿、氧化鋯、氧化鉿硅、氧化鑭、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦或氧化鋁。

在本實施例中，所述柵介質膜230的形成于介質層203表面、第一開口211和第二開口221的側壁表面、以及第一開口211和第二開口221暴露出的鰭部201側壁和頂部表面。所述柵介質膜230的形成工藝為化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。

在本實施例中，所述柵介質膜230和襯底之間還具有界面層235。在形成所述柵介質膜之前，采用熱氧化工藝在所述鰭部201的側壁和頂部表面形成界面層235，所述界面層235的材料為氧化硅。所述界面層235用于提高鰭部201與柵介質膜230之間的結合能力。

在所述柵介質膜230表面形成柵極，所述柵極的頂部表面低于所述介質層203的表面。以下對所述柵極的形成步驟進行說明。

請參考圖5，在所述第一開口211和第二開口221內形成初始柵極，所述初始柵極的頂部表面與所述介質層203表面齊平。

所述初始柵極的形成步驟包括：在所述柵介質膜230表面形成填充滿所述第一開口211和第二開口221的初始柵極膜；平坦化所述初始柵極膜直至暴露出所述介質層203表面為止，形成初始柵極。

所述平坦化還平坦化所述柵介質膜230，直至暴露出所述介質層203表面，形成柵介質層231。在本實施例中，所述柵介質層231還位于所述第一開口211和第二開口221的側壁表面。

所述初始柵極包括金屬柵232；所述金屬柵232的材料包括銅、鎢、鋁或銀。

在本實施例中，所述初始柵極還包括：位于第一開口211和第二開口221側壁表面和底部的柵介質層231表面的覆蓋層233；位于覆蓋層233表面的功函數(shù)層234；所述金屬柵232位于所述功函數(shù)層234表面。

所述覆蓋層233的材料包括TiN、TaN中的一種或兩種。所述覆蓋層233 用于阻止功函數(shù)層234和金屬柵232的材料向柵介質層231內擴散。

由于第一區(qū)域210用于形成PMOS晶體管，第二區(qū)域220用于形成NMOS晶體管，位于第一區(qū)域210的功函數(shù)層234材料與位于第二區(qū)域220的功函數(shù)層234材料不同。本實施例中，所述第一區(qū)域210的功函數(shù)層234材料包括P型功函數(shù)材料，例如TiN；述第二區(qū)域220的功函數(shù)層234材料包括N型功函數(shù)材料，例如包括TiAl。

本實施例中，所述柵極的具體形成步驟包括：在柵介質膜230表面形成覆蓋膜；在所述覆蓋膜表面形成P型功函數(shù)膜；去除第二區(qū)域220的P型功函數(shù)膜；在去除第二區(qū)域220的P型功函數(shù)膜之后，回刻蝕所述P型功函數(shù)膜，去除介質層203表面的P型功函數(shù)膜；在去除介質層203表面的P型功函數(shù)膜之后，在所述覆蓋膜和第一區(qū)域210的功函數(shù)層234表面形成N型功函數(shù)膜；在所述N型功函數(shù)膜表面形成金屬柵膜，所述金屬柵膜填充滿所述第一開口211和第二開口221；平坦化所述金屬柵膜、P型功函數(shù)膜、N型功函數(shù)膜、覆蓋膜和柵介質膜230，直至暴露出介質層203表面為止，形成柵介質層231、覆蓋層233、功函數(shù)層234和金屬柵232。

在回刻蝕所述P型功函數(shù)膜時，還能夠去除靠近第一開口211頂部側壁表面的部分P型功函數(shù)膜，使第一開口211頂部的尺寸增大，有利于后續(xù)在第一開口211內形成致密均勻的N型功函數(shù)膜和金屬柵膜。

請參考圖6，回刻蝕所述初始柵極，使所述初始柵極的表面低于所述介質層203表面，形成所述柵極207。

由于所述柵極207表面低于介質層203表面，后續(xù)能夠以自對準工藝形成阻擋層和第一應力層，從而避免了因柵極207尺寸過小而造成的工藝對準偏差問題，降低了對光刻和刻蝕工藝的高精度要求。

所述回刻蝕初始柵極的工藝為干法刻蝕工藝或濕法刻蝕工藝；所述干法刻蝕工藝能夠為各向同性的刻蝕工藝或各向異性的刻蝕工藝。

在本實施例中，采用干法刻蝕工藝回刻蝕所述初始柵極；所述回刻蝕工藝的參數(shù)包括：氣壓為2毫托～10毫托，氣體包括CF₄、HBr和He，流量為50sccm～400sccm，功率為100W～600W。

后續(xù)在第一區(qū)域210的柵極207表面形成填充滿所述第一開口211的阻擋層。以下對所述阻擋層的形成步驟進行說明。

請參考圖7，在所述介質層203和柵極207表面形成阻擋膜208。

所述阻擋膜208的表面高于所述介質層203的表面。所述阻擋膜208的材料為無氫介質材料或少氫介質材料，因此，所述阻擋膜208不會向所述柵極207以及柵介質層231輸送氫離子，從而避免了氫離子在界面層235與鰭部201的接觸界面出形成電荷陷阱的問題，保證了第一區(qū)域210形成的PMOS晶體管的性能穩(wěn)定。

而且，由所述阻擋膜208形成的阻擋層能夠使所述柵極207與后續(xù)形成的應力膜相互隔離，從而避免了應力膜內的氫離子污染所述柵極207、柵介質層231和界面層235。

在本實施例中，所述阻擋膜208的材料為少氫介質材料，在所述少氫介質材料中，氫離子的原子百分比濃度小于0.5％。所述少氫介質材料包括少氫SiN、少氫SiON、或少氫SiOCN。

在本實施例中，所述阻擋膜208的材料為少氫SiON；所述擋膜208的形成工藝參數(shù)包括：氣壓為5毫托～20毫托，氣體包括SiH₄、NH₃和O₂，流量為200sccm～1000sccm，功率為150W～300W。

請參考圖8，平坦化所述阻擋膜208；去除第二區(qū)域220的阻擋膜208，在第一區(qū)域210的柵極207表面形成阻擋層280。

所述平坦化工藝為化學機械拋光工藝。在本實施例中，在所述化學機械拋光工藝之后，所述阻擋膜208的表面高于所述介質層203的表面。在所述化學機械拋光工藝之后，刻蝕去除第二區(qū)域220的阻擋膜208，形成所述阻擋層208。

所述刻蝕第二區(qū)域220的阻擋膜208的工藝為各向同性的干法刻蝕工藝、各向異性的干法刻蝕工藝或濕法刻蝕工藝。其中，采用各向同性的干法刻蝕工藝或濕法刻蝕工藝時，對于介質層203表面以及柵極207的頂部表面損傷較小。

在本實施例中，由于第一區(qū)域210的介質層203表面的阻擋膜208為被完全去除，使得柵極207表面的阻擋層208厚度較厚，所述阻擋層208對于隔離后續(xù)形成的應力膜和第一區(qū)域210的柵極207的能力更強，能夠進一步避免氫離子向第一區(qū)域210的柵極207內擴散。

在另一實施例中，采用化學機械拋光工藝平坦化所述阻擋膜直至暴露出所述介質層表面，在第一區(qū)域的柵極頂部表面形成阻擋層。

后續(xù)在第二區(qū)域220的柵極207表面形成填充滿所述第二開口221的第一應力層，所述第一應力層內具有氫離子。以下對所述第一應力層的形成步驟進行說明。

請參考圖9，在所述介質層203表面和第二區(qū)域220的柵極207表面形成應力膜209。

所述應力膜209的材料為應力氮化硅材料；所述應力膜209的形成工藝為化學氣相沉積工藝，工藝參數(shù)包括：氣壓為4毫托～10毫托，氣體包括SiH₄和NH₃，流量為150sccm～600Sccm，功率為120W～250W。

在所述應力氮化硅材料中具有氫離子，后續(xù)通過排除所述氫離子能夠使所述應力膜209形成的第一應力層發(fā)生形變，而所述第一應力層的形變能夠通過第二區(qū)域220的柵極207傳遞至鰭部內，從而使第二區(qū)域220的柵極207底部的溝道區(qū)內具有應力，所述應力能夠提高電子的遷移率，從而提高第二區(qū)域220形成的NMOS晶體管的性能。

在本實施例中，所述第一區(qū)域210用于形成PMOS晶體管，因此，第一區(qū)域210的柵極207表面無需形成應力層，否則所述應力層所施加的應力會降低空穴的載流子遷移率，造成PMOS晶體管的性能下降。而且，所述應力膜209內的氫離子會污染第一區(qū)域210的柵極207、柵介質層231和界面層235，在所述界面層235和鰭部201的接觸界面處形成電荷陷阱，使得PMOS晶體管產生負偏壓溫度不穩(wěn)定性效應，導致PMOS晶體管的性能下降。

而所述第一區(qū)域210的柵極207頂部表面具有所述阻擋膜280覆蓋，所述阻擋膜280能夠隔離所述應力膜209與所述柵極207，避免所述應力層209內的氫離子污染第一區(qū)域210的柵極207，保證了第一區(qū)域210形成的PMOS 晶體管性能穩(wěn)定、可靠性提高。

請參考圖10，平坦化所述應力膜209直至暴露出所述介質層203表面，形成所述第一應力層290。

所述平坦化工藝為化學機械拋光工藝。在本實施例中，所述第一區(qū)域210的介質層203表面具有阻擋層280，所述化學機械拋光工藝還對介質層203表面的阻擋層280進行拋光，直至暴露出第一區(qū)域210和第二區(qū)域220的介質層203表面為止。

所述第一應力層290用于對第二區(qū)域220形成的NMOS晶體管施加應力，提高NMOS晶體管的載流子遷移率。

在形成所述第一應力層290之后，進行退火工藝。所述退火工藝用于排出所述第一應力層290內的氫離子，使得第一應力層290的體積變小，所述第一應力層290發(fā)生形變。所述第一應力層290因形變而產生應力，所述應力能夠經第二區(qū)域220的柵極207傳遞到鰭部201內，使得第二區(qū)域220的柵極207底部的溝道區(qū)受到應力作用，所述溝道區(qū)內的應力能夠提高電子的遷移率，從而提高NMOS晶體管的性能，減少NMOS晶體管漏電流。

所述退火工藝能夠為尖峰退火(spike anneal)，所述尖峰退火的參數(shù)包括：溫度為850攝氏度～1050攝氏度，氣體為N₂。

綜上，本實施例中，在第二區(qū)域的柵極表面形成第一應力層，所述第一應力層用于向位于第二區(qū)域柵極底部的襯底提供應力，以提高第二區(qū)域柵極底部的溝道區(qū)應力，以此抑制漏電流，提高第二區(qū)域的晶體管性能。所述第一應力層內具有氫離子，通過排出所述氫離子，能夠使所述第一應力層收縮，以此向所述柵極提供應力，并使所述應力傳遞到襯底內。而對于第一區(qū)域的晶體管來說，所述第一應力層的材料會降低第一區(qū)域的晶體管性能。因此，在所述第一區(qū)域的柵極表面形成阻擋層，所述阻擋層能夠用于保護所述第一區(qū)域的柵極；所述阻擋層用于防止在形成第一應力層的過程中，第一應力層內的氫離子向第一區(qū)域的柵極擴散，以此避免第一區(qū)域的晶體管性能下降，防止第一區(qū)域的晶體管發(fā)生負偏壓不穩(wěn)定性效應。并且，所述阻擋層能夠防止第一應力層向第一區(qū)域的柵極提供應力，避免所述應力造成第一區(qū)域晶體 管性能下降的問題。

而且，所述阻擋層的材料為無氫介質材料或少氫介質材料；所述少氫介質材料包括少氫SiN、少氫SiON、或少氫SiOCN。由于所述阻擋層內不具有氫離子或具有少量的氫離子，所述阻擋層能夠保護第一區(qū)域的柵極，所述阻擋層不易向柵介質層和襯底之間界面處輸送氫離子，從而避免了第一區(qū)域晶體管性能下降的問題。

相應的，本發(fā)明實施例還提供采用上述方法形成的半導體結構，請繼續(xù)參考圖10，包括：

襯底200，所述襯底200包括第一區(qū)域210和第二區(qū)域220，所述襯底200表面具有介質層203；

位于第一區(qū)域210的介質層203內的第一開口；

位于第二區(qū)域220的介質層203內的第二開口；

位于所述第一開口和第二開口的底部表面的柵介質層231；

位于所述柵介質層231表面的柵極207，所述柵極207的頂部表面低于所述介質層203的表面；

位于第一區(qū)域210的柵極207表面的阻擋層280，所述阻擋層280填充滿所述第一開口；

位于第二區(qū)域220的柵極207表面的第一應力層290，所述第一應力層290填充滿所述第二開口，所述第一應力層290內具有氫離子。

以下將結合附圖進行說明。

在本實施例中，所述第一區(qū)域210具有PMOS晶體管，所述第二區(qū)域220具有NMOS晶體管。

在本實施例中，所述第一區(qū)域210和第二區(qū)域220的晶體管為鰭式場效應晶體管。所述襯底包括：基底200、位于基底200表面的鰭部201、以及位于基底200表面的隔離層202，所述隔離層202覆蓋鰭部201的部分側壁表面；所述偽柵極結構橫跨于所述鰭部201表面，且所述偽柵極結構覆蓋所述鰭部201的部分側壁和頂部表面。

在其它實施例中，所述第一區(qū)域和第二區(qū)域形成的晶體管為平面晶體管，所述襯底為平面基底。

在本實施例中，所述柵極207和柵介質層231的側壁表面還具有側墻206。所述柵極207、柵介質層231和側墻206兩側的鰭部201內還具有第二應力層204；第一區(qū)域210的第二應力層204的材料為硅鍺，第二區(qū)域220的第二應力層材料為碳化硅。

所述柵極207包括金屬柵232；所述柵極207還包括：位于第一開口和第二開口側壁表面和底部的柵介質層231表面的覆蓋層233；位于覆蓋層233表面的功函數(shù)層234；所述金屬柵232位于所述功函數(shù)層234表面。所述覆蓋層233的材料包括TiN、TaN中的一種或兩種；位于第一區(qū)域210的功函數(shù)層234材料與位于第二區(qū)域220的功函數(shù)層234材料不同。在本實施例中，所述第一區(qū)域210的功函數(shù)層234材料包括P型功函數(shù)材料，例如TiN；述第二區(qū)域220的功函數(shù)層234材料包括N型功函數(shù)材料，例如包括TiAl。

所述阻擋層280的材料為少氫介質材料，在所述少氫介質材料中，氫離子的原子百分比濃度小于0.5％。所述少氫介質材料包括少氫SiN、少氫SiON、或少氫SiOCN。所述應力層290的材料為應力氮化硅材料，在所述應力氮化硅材料中具有氫離子。

綜上，本實施例中，所述第一應力層用于向位于第二區(qū)域的柵極底部的襯底提供應力，以提高第二區(qū)域柵極底部的溝道區(qū)的應力，以此抑制漏電流，提高第二區(qū)域的晶體管性能。所述第一應力層內具有氫離子，通過排出所述氫離子，能夠使所述第一應力層收縮，以此向所述柵極提供應力，并使所述應力傳遞到襯底內。在所述第一區(qū)域內，由于所述柵極表面具有阻擋層，所述阻擋層能夠用于保護所述第一區(qū)域的柵極，防止在形成第一應力層的過程中，第一應力層內的氫離子想第一區(qū)域的柵極擴散，以此避免第一區(qū)域的晶體管性能下降，防止第一區(qū)域的晶體管發(fā)生負偏壓不穩(wěn)定性效應。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。