專利名稱：移位寄存電路及顯示模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種移位寄存電路以及顯示模塊。
背景技術(shù)：
顯示裝置由早期的陰極射線管(cathode ray tube, CRT)顯示裝置發(fā)展至現(xiàn)今的 液晶H示(liquid crystal display,LCD)裝置、有機發(fā)光二極管(organiclight emitting diode,0LED)顯示裝置以及電子紙(Ε-Paper)顯示裝置，其體積及重量皆大幅地縮小，并廣 泛應(yīng)用于通訊、資訊及消費性電子等產(chǎn)品上。顯示裝置包含一顯示模塊，而通常顯示模塊具有一顯示面板以及一移位寄存電 路。移位寄存電路可電連接于一數(shù)據(jù)驅(qū)動電路或一掃描驅(qū)動電路，以控制顯示面板的作動。 以下以電連接于掃描驅(qū)動電路的移位寄存電路為例簡介。請參照圖1所示，公知的移位寄存電路1包含一栓鎖單元11、一第一輸出單元12 以及一第二輸出單元13。第一輸出單元12與栓鎖單元11以及第二輸出單元13電連接。栓鎖單元11具有一晶體管T11,第一輸出單元12具有一晶體管T12，晶體管T11的一 第一端與晶體管T12的一柵極電連接。在此，晶體管T11及晶體管T12為P型晶體管。第二輸出單元13具有一晶體管T13、一晶體管T14以及一晶體管T15。晶體管T15的 一柵極與晶體管T13及晶體管T14的一第一端電連接，晶體管T15的一第一端與晶體管T12的 一第一端及晶體管T13的一柵極電連接。請參照圖2所示，于第一時間tn內(nèi)，一輸入信號A11及一時鐘信號CK11皆為一低電 壓準位。此時，晶體管T11及晶體管Ih為導通狀態(tài)。晶體管T11依據(jù)輸入信號A11而輸出一 栓鎖信號A12，并將其傳送至晶體管T12的柵極。栓鎖信號A12控制晶體管T12導通，以使輸出 端仏輸出一輸出信號A13。另外，一接地電壓Vss經(jīng)由晶體管T14傳送至晶體管T15的柵極，使得晶體管T15的 柵極電壓A14為低電壓準位，以導通晶體管T15。于第二時間t12內(nèi)，輸入信號An、時鐘信號CK11皆為一高電壓準位。此時，晶體管 T11及晶體管T14為截止狀態(tài)，晶體管T12保持導通狀態(tài)。其中，由于晶體管T12的一第二端由 高電壓準位，例如+5V，改變?yōu)榈碗妷簻饰?，例?5V ；且晶體管T12的第二端與柵極之間有 一寄生電容，使得栓鎖信號A12的電壓準位由低電壓準位，例如-3V，改變?yōu)橐桓偷碾妷簻?位，例如為-13V。此時輸出端O1的電壓準位由高電壓準位，例如+5V，改變?yōu)榈碗妷簻饰唬?例如-5V。此時，在第二時間t12中，晶體管T11的第一端的電壓為-13V，一第二端的電壓為 +5V，使得晶體管T11的第一端與第二端的電壓差為18V。由于晶體管的第一端與第二端之間的電壓差會使晶體管產(chǎn)生漏電流，而隨著電壓 差的增加或在高溫的環(huán)境下，漏電流將隨之增加。如圖2所示，當晶體管T11的漏電流情況 嚴重時，晶體管T11的第一端的電壓將會上升(如栓鎖信號A12的虛線部分)，即晶體管T12 的柵極的電壓變小，甚至使得晶體管T12導通不完全，造成輸出信號波形不佳(如輸出端O1的電壓準位的虛線部分)，而導致送出至顯示面板的掃描信號未能完全打開像素的晶體管， 使得數(shù)據(jù)電壓未能正確寫入各像素中，造成顯示影像錯誤。因此，如何提供一種抑制晶體管 的漏電流的移位寄存電路及顯示模塊，實屬當前重要課題之一。

發(fā)明內(nèi)容
有鑒于上述課題，本發(fā)明的一個目的為提供一種能夠抑制晶體管的漏電流的移位 寄存電路及顯示模塊。為達上述目的，本發(fā)明提供一種移位寄存電路，其包含一栓鎖單元、一漏電流抑制 單元、一第一輸出單元以及一第二輸出單元。栓鎖單元依據(jù)一時鐘信號及一輸入信號輸出 一栓鎖信號。漏電流抑制單元與栓鎖單元電連接，根據(jù)時鐘信號以輸出栓鎖信號。第一輸 出單元與漏電流抑制單元電連接，并依據(jù)栓鎖信號以輸出一輸出信號。第二輸出單元與第 一輸出單元電連接，并依據(jù)時鐘信號以控制輸出信號。為達上述目的，本發(fā)明提供一種顯示模塊，其具有一數(shù)據(jù)線及一掃描線。顯示模塊 包含一顯示面板以及一驅(qū)動回路。驅(qū)動回路具有一移位寄存電路，并與顯示面板電連接。其 中移位寄存電路具有一栓鎖單元、一漏電流抑制單元、一第一輸出單元以及一第二輸出單 元。栓鎖單元依據(jù)一時鐘信號及一輸入信號輸出一栓鎖信號。漏電流抑制單元與栓鎖單元 電連接，根據(jù)時鐘信號以輸出栓鎖信號。第一輸出單元與漏電流抑制單元電連接，并依據(jù)栓 鎖信號以輸出一輸出信號。第二輸出單元與第一輸出單元電連接，并依據(jù)時鐘信號以控制 輸出信號。承上所述，本發(fā)明的移位寄存電路及顯示模塊通過漏電流抑制單元來降低晶體管 的第一端與第二端之間的電壓差，以改善漏電流情況，進而改善晶體管的導通狀況，而避免 移位寄存電路及顯示模塊產(chǎn)生誤作動的機率。




圖1為公知的移位寄存電路的示意圖；圖2為公知的移位寄存電路的時序控制圖；圖3為本發(fā)明優(yōu)選實施例的移位寄存電路的示意圖；圖4為本發(fā)明優(yōu)選實施例的移位寄存電路的時序控制圖；圖5至圖7為本發(fā)明優(yōu)選實施例的移位寄存電路的拓撲態(tài)樣；以及圖8為本發(fā)明優(yōu)選實施例的顯示模塊的示意圖。主要元件符號說明I、2、2a、2b、2c、331移位寄存電路II、21栓鎖單元12.23第一輸出單元13.24第二輸出單元 211 第一開關(guān)22 漏電流抑制單元221第二開關(guān)222第三開關(guān)
231 第四開關(guān)241 第五開關(guān)242 第六開關(guān)243 第七開關(guān)3 顯示模塊31 顯示面板32 數(shù)據(jù)驅(qū)動回路33 掃描驅(qū)動回路A11、A21 輸入信號A12、A22 栓鎖信號A13、A23 輸出信號A24 柵極電壓CK11、CK21 時鐘信號D1 Dm 數(shù)據(jù)線O1、O2:輸出端S1-掃描線T11, T T T 1 15、l2l l27晶體til、tl2、^21、^22 Λ t23時間Vss:接地電壓
具體實施例方式以下將參照相關(guān)圖式，說明依本發(fā)明優(yōu)選實施例的移位寄存電路以及顯示模塊。請參照圖3所示，本發(fā)明優(yōu)選實施例的移位寄存電路2包含一栓鎖單元21、一漏電 流抑制單元22、一第一輸出單元23以及一第二輸出單元M。漏電流抑制單元22與栓鎖單 元21以及第一輸出單元23電連接，且第一輸出單元23與第二輸出單元M電連接。栓鎖單元21具有一第一開關(guān)211，漏電流抑制單元22具有一第二開關(guān)221以及一 第三開關(guān)222，其中第一開關(guān)211、第二開關(guān)221以及第三開關(guān)222相互電連接。第一輸出單元23具有一第四開關(guān)231，其與第二開關(guān)221以及第三開關(guān)222電連 接。第二輸出單元M具有一第五開關(guān)對1、一第六開關(guān)M2以及一第七開關(guān)對3。第五開 關(guān)Ml以及第七開關(guān)243分別與第四開關(guān)231電連接，第六開關(guān)242與第七開關(guān)M3電連 接。于本實施例中，第一開關(guān)211可為一晶體管T21，第二開關(guān)221可為一晶體管T22，第 三開關(guān)222可為一晶體管T23，第四開關(guān)231可為一晶體管T24，第五開關(guān)241可為一晶體管 T25，第六開關(guān)242可為一晶體管T26，第七開關(guān)243可為一晶體管T27。晶體管T22的一柵極與晶體管T21的一柵極電連接，晶體管T22的一第一端與晶體管 T21的一第二端以及晶體管I^3的一第一端電連接，晶體管Tm的一第二端與晶體管Tm的一 柵極電連接。晶體管Tm的一柵極與晶體管Tm的一第二端以及晶體管Tm的一第二端電連 接。晶體管T27的一柵極與晶體管Tm的一第二端以及晶體管T26的一第一端電連接，晶體管 T27的一第一端與晶體管Tm的一柵極以及晶體管Tm的第二端電連接。
于本實施例中，各開關(guān)以晶體管為實施態(tài)樣進行說明，然而，本領(lǐng)域技術(shù)人員可以 理解的是，開關(guān)亦可以其他相同功能的電子元件取代。再者，雖然本實施例中的晶體管T21 T27以P型金屬氧化物半導體(P-type metal oxide semiconductor, PMOS)晶體管為例說明，然而，本領(lǐng)域技術(shù)人員可以理解，晶體管 T21 T27亦可為N型金屬氧化物半導體(N-typemetal oxide semiconductor,匪OS)晶體 管，于此并無限制。請參照圖4所示，于一第一時間t21內(nèi)，輸入信號A21以及時鐘信號CK21皆為低電壓 準位，輸出信號Am為高電壓準位。此時，晶體管T21A2為導通狀態(tài)。上述的低電壓準位例 如為-5V，而高電壓準位例如為+5V。輸入信號A21經(jīng)由第一開關(guān)211及漏電流抑制單元22而轉(zhuǎn)換為一栓鎖信號A22，并 將其傳送至晶體管T24的柵極，以導通晶體管τ24。另外，一接地電壓Vss經(jīng)由晶體管T26傳送至晶體管T27的柵極，使得晶體管T27的 柵極電壓A24為低電壓準位，以導通晶體管τ27。此時，輸出端A輸出一高電壓準位。于一第二時間t22內(nèi)，輸入信號A21、時鐘信號CK21為高電壓準位，輸出信號Am為低 電壓準位。此時，晶體管T21JmTai為截止狀態(tài)，晶體管T23、Tm為導通狀態(tài)。此時，輸出端 O2輸出一低電壓準位。而輸出端A輸出的低電壓準位可導通晶體管T25，使得晶體管T27的 柵極電壓Am為高電壓準位。由于輸出信號A23由高電壓準位，例如+5V，改變?yōu)榈碗妷簻饰?，例?5V ；且晶體 管Tm的一第二端及其柵極具有一寄生電容，使得栓鎖信號^2的電壓準位由低電壓準位，例 如-3V，改變?yōu)橐桓偷碾妷簻饰?，例如?13V。當晶體管Tm的柵極電壓越低，晶體管T24 導通越完全，使得輸出信號A23可經(jīng)由晶體管T24傳送一較精確的波形至輸出端02。接著，于一第三時間t23內(nèi)，輸入信號A21以及輸出信號A23皆為高電壓準位，時鐘信 號CK21為低電壓準位。此時，晶體管T21、T22、T26為導通狀態(tài)。輸入信號A21經(jīng)由第一開關(guān)211以及第二開關(guān)221而截止晶體管Τ24。另外，接地 電壓Vss經(jīng)由晶體管T26傳送至晶體管T27的柵極，使得晶體管T27的柵極電壓A24為低電壓 準位，以導通晶體管τ27。此時，輸出端A輸出高電壓準位。承上所述，本實施例的移位寄存電路2于第二時間t22內(nèi)，晶體管T22的柵極的電壓 為+5V，第一端的電壓為-3V，第二端的電壓為-13V，使得晶體管T22的第一端與第二端的電 壓差僅為IOV0與公知的技術(shù)相較，本實施例的移位寄存電路2可降低晶體管T22的第一端 與第二端的電壓差，因而改善漏電流的現(xiàn)象，使得晶體管Tm的柵極的電壓準位得以保持， 進而使得輸出波形正確。請參照圖5所示，本實施例的移位寄存電路加的另一拓撲態(tài)樣，其具有多個相互 串聯(lián)的多個第二開關(guān)221。另外，請參照圖6所示，本實施例的移位寄存電路2b的另一拓撲 態(tài)樣，其具有多個相互串聯(lián)的多個第三開關(guān)222。更甚者，請參照圖7所示，本實施例的移位 寄存電路2c的拓撲態(tài)樣，其具有多個相互串聯(lián)的多個第二開關(guān)221以及相互串聯(lián)的多個第 三開關(guān)222。請參照圖8所示，本實施例的顯示模塊3包含一顯示面板31以及一驅(qū)動回路。于 本實施例中，驅(qū)動回路可包含一數(shù)據(jù)驅(qū)動回路32及/或一掃描驅(qū)動回路33。數(shù)據(jù)驅(qū)動回 路32可通過多個數(shù)據(jù)線D1 Dm與顯示面板31電連接，掃描驅(qū)動回路33可通過多個掃描線S1 &與顯示面板31電連接。于本實施例中，掃描驅(qū)動回路33可具有一移位寄存電路331。于此，掃描驅(qū)動回路 33的移位寄存電路331即為如圖3所述的移位寄存電路2，其功能、電路及作動方式如上所 述，于此不再贅述。然而，本領(lǐng)域技術(shù)人員可以在數(shù)據(jù)驅(qū)動回路32設(shè)置如圖3所示的移位 寄存電路，于此并無限制。綜上所述，本發(fā)明的移位寄存電路及顯示模塊通過漏電流抑制單元來降低晶體管 的第一端與第二端之間的電壓差，以改善漏電流情況，進而改善晶體管的導通狀況，而使得 輸出波形正確。以上所述僅為舉例性，而非為限制性的。在不脫離本發(fā)明的精神與范圍的情況下 對本發(fā)明進行的各種各樣的等效修改和變更，均應(yīng)包含于由所附的權(quán)利要求書所界定的本 發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種移位寄存電路，包含一栓鎖單元，依據(jù)一時鐘信號及一輸入信號輸出一栓鎖信號；一漏電流抑制單元，與所述栓鎖單元電連接，根據(jù)所述時鐘信號以輸出所述栓鎖信號；一第一輸出單元，與所述漏電流抑制單元電連接，并依據(jù)所述栓鎖信號以輸出一輸出 信號；以及一第二輸出單元，與所述第一輸出單元電連接，并依據(jù)所述時鐘信號以控制所述輸出信號。
2.如權(quán)利要求1所述的移位寄存電路，其中所述栓鎖單元包含 一第一開關(guān)，與所述漏電流抑制單元電連接。
3.如權(quán)利要求2所述的移位寄存電路，其中所述第一開關(guān)為一晶體管。
4.如權(quán)利要求2所述的移位寄存電路，其中所述漏電流抑制單元包含 至少一第二開關(guān)，其中所述時鐘信號控制所述第一開關(guān)導通或截止；以及 至少一第三開關(guān)，與所述第二開關(guān)電連接。
5.如權(quán)利要求4所述的移位寄存電路，其中所述第二開關(guān)及所述第三開關(guān)分別為一晶體管。
6.如權(quán)利要求4所述的移位寄存電路，其中所述漏電流抑制單元包含串聯(lián)的多個第二開關(guān)。
7.如權(quán)利要求4所述的移位寄存電路，其中所述漏電流抑制單元包含串聯(lián)的多個第三開關(guān)。
8.如權(quán)利要求1所述的移位寄存電路，其中所述第一輸出單元包含 一第四開關(guān)，其與所述漏電流抑制單元電連接。
9.如權(quán)利要求8所述的移位寄存電路，其中所述第四開關(guān)為一晶體管。
10.如權(quán)利要求1所述的移位寄存電路，其中所述第二輸出單元包含 一第五開關(guān)，與所述第一輸出單元電連接；一第六開關(guān)，與所述第五開關(guān)電連接，其中所述時鐘信號控制所述第六開關(guān)導通或截 止；以及一第七開關(guān)，與所述第一輸出單元、所述第五開關(guān)及所述第六開關(guān)電連接。
11.一種顯示模塊，具有一數(shù)據(jù)線及一掃描線，所述顯示模塊包含 一顯示面板；以及一驅(qū)動回路，具有一移位寄存電路，與所述顯示面板電連接，其中所述移位寄存電路具有一栓鎖單元，依據(jù)一時鐘信號及一輸入信號輸出一栓鎖信號；一漏電流抑制單元，與所述栓鎖單元電連接，根據(jù)所述時鐘信號以輸出所述栓鎖信號；一第一輸出單元，與所述漏電流抑制單元電連接，并依據(jù)所述栓鎖信號以輸出一輸出 信號；及一第二輸出單元，與所述第一輸出單元電連接，并依據(jù)所述時鐘信號以控制所述輸出信號。
12.如權(quán)利要求11所述的顯示模塊，其中所述栓鎖單元包含 一第一開關(guān)，與所述漏電流抑制單元電連接。
13.如權(quán)利要求12所述的顯示模塊，其中所述第一開關(guān)為一晶體管。
14.如權(quán)利要求12所述的顯示模塊，其中所述漏電流抑制單元包含 至少一第二開關(guān)，其中所述時鐘信號控制所述第一開關(guān)導通或截止；以及 至少一第三開關(guān)，與所述第二開關(guān)電連接。
15.如權(quán)利要求14所述的顯示模塊，其中所述第二開關(guān)及所述第三開關(guān)分別為一晶體管。
16.如權(quán)利要求14所述的顯示模塊，其中所述漏電流抑制單元包含串聯(lián)的多個第二開關(guān)。
17.如權(quán)利要求14所述的顯示模塊，其中所述漏電流抑制單元包含串聯(lián)的多個第三開關(guān)。
18.如權(quán)利要求11所述的顯示模塊，其中所述第一輸出單元包含 一第四開關(guān)，其與所述漏電流抑制單元電連接。
19.如權(quán)利要求18所述的顯示模塊，其中所述第四開關(guān)為一晶體管。
20.如權(quán)利要求11所述的顯示模塊，其中所述第二輸出單元包含 一第五開關(guān)，與所述第一輸出單元電連接；一第六開關(guān)，與所述第五開關(guān)電連接，其中所述時鐘信號控制所述第六開關(guān)導通或截 止；以及一第七開關(guān)，與所述第一輸出單元、所述第五開關(guān)及所述第六開關(guān)電連接。
21.如權(quán)利要求11所述的顯示模塊，其中所述驅(qū)動回路包含一掃描驅(qū)動回路及/或一 數(shù)據(jù)驅(qū)動回路。
全文摘要
本發(fā)明涉及移位寄存電路及顯示模塊。一種移位寄存電路包含一栓鎖單元、一漏電流抑制單元、一第一輸出單元以及一第二輸出單元。栓鎖單元依據(jù)一時鐘信號以及一輸入信號輸出一栓鎖信號。漏電流抑制單元與栓鎖單元電連接，根據(jù)時鐘信號以輸出栓鎖信號。第一輸出單元與漏電流抑制單元電連接，并依據(jù)栓鎖信號以輸出一輸出信號。第二輸出單元與第一輸出單元電連接，并依據(jù)時鐘信號以控制輸出信號。
文檔編號G09G3/20GK102044304SQ200910204680
公開日2011年5月4日 申請日期2009年10月10日 優(yōu)先權(quán)日2009年10月10日
發(fā)明者曾名駿, 蔡宗鑒, 邱郁文, 郭鴻儒 申請人:奇晶光電股份有限公司, 奇美電子股份有限公司