本發(fā)明屬于通信技術(shù)領(lǐng)域，特別涉及到一種基于FPGA的AIS的基帶信號(hào)處理系統(tǒng)及方法。

背景技術(shù)：

目前國(guó)內(nèi)許多AIS接收設(shè)備的接收功能是由AIS信號(hào)解調(diào)專(zhuān)用芯片(如英國(guó)cml公司生產(chǎn)的cmx910和cmx7042等)在零中頻下實(shí)現(xiàn)。AIS前端射頻信號(hào)經(jīng)過(guò)放大和下變頻后得到AIS基帶信號(hào)，再由芯片解調(diào)得到AIS信息碼。一方面來(lái)說(shuō)，前端射頻與芯片間為基帶接口，這種結(jié)構(gòu)不利于設(shè)備功能拓展和改進(jìn)，也不適合AIS接收模塊的單獨(dú)調(diào)試。另一方面，AIS屬于專(zhuān)業(yè)市場(chǎng)，市場(chǎng)容量有限，對(duì)這種專(zhuān)用芯片需求量不大，因此很多公司都減少了AIS解調(diào)芯片的生產(chǎn)，研發(fā)能夠有效替代這種專(zhuān)用芯片是很有必要的。

AIS信號(hào)采用GMSK制形式，可將AIS信號(hào)表示為：

碼元經(jīng)過(guò)高斯濾波器積分后可表示為：

在數(shù)字解調(diào)端采用正交信號(hào)解調(diào)，信號(hào)的同相分量和正交分量分別為：

在數(shù)字差分解調(diào)時(shí)需要計(jì)算瞬時(shí)頻率，f(n)表示頻率，表示相位

FPGA屬于乘法和除法等計(jì)算資源很有限的數(shù)字系統(tǒng)，不適宜直接在FPGA內(nèi)部直接做除法和反正切運(yùn)算，而CORDIC算法求反正切只進(jìn)行簡(jiǎn)單的加減運(yùn)算，能夠有效地在FPGA中實(shí)現(xiàn)這一功能。

技術(shù)實(shí)現(xiàn)要素：

為了解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種基于FPGA的AIS基帶信號(hào)處理系統(tǒng)及方法，改善了傳統(tǒng)AIS基帶處理芯片拓展性差的問(wèn)題，且有效降低了FPGA在設(shè)計(jì)當(dāng)中大量的資源耗損。

本發(fā)明的系統(tǒng)所采用的技術(shù)方案是：一種基于FPGA的AIS基帶信號(hào)處理系統(tǒng)，其特征在于：包括CORDIC相位計(jì)算模塊、頻率計(jì)算模塊、判決整形模塊、位同步模塊、HDLC解包模塊；所述CORDIC相位計(jì)算模塊與頻率計(jì)算模塊、判決整形模塊、位同步模塊、HDLC解包模塊依次串聯(lián)連接；所述HDLC解包模塊包括NRZI解碼子模塊、幀頭檢測(cè)子模塊、去除插補(bǔ)零子模塊、CRC校驗(yàn)子模塊，字節(jié)反轉(zhuǎn)子模塊，所述NRZI解碼子模塊、幀頭檢測(cè)子模塊、去除插補(bǔ)零子模塊、CRC校驗(yàn)子模塊，字節(jié)反轉(zhuǎn)子模塊依次串聯(lián)連接。

本發(fā)明的方法所采用的技術(shù)方案是：一種基于FPGA的AIS基帶信號(hào)處理方法，其特征在于，包括以下步驟：

步驟1：對(duì)于兩路正交的基帶信號(hào)，對(duì)于每一個(gè)碼元時(shí)間采樣M個(gè)點(diǎn)，并利用CORDIC相位計(jì)算模塊計(jì)算出當(dāng)前基帶信號(hào)的瞬時(shí)相位，并將其結(jié)果發(fā)送給頻率計(jì)算模塊計(jì)算頻率，頻率計(jì)算結(jié)果輸入到判決整形模塊做過(guò)零判決得到二進(jìn)制碼；其中，M取正整數(shù)；

步驟2：將步驟1所得到的二進(jìn)制碼輸入到位同步模塊，位同步模塊實(shí)際上是一個(gè)數(shù)字鎖相環(huán)，輸入碼元速率和同步碼，輸出即為同步時(shí)鐘，以該時(shí)鐘為采樣時(shí)鐘對(duì)二進(jìn)制碼進(jìn)行采樣，實(shí)現(xiàn)通信的位同步；

步驟3：對(duì)同步后的二進(jìn)制碼進(jìn)行HDLC的解包處理，完成AIS信息的解碼和校驗(yàn)，完成整個(gè)基帶處理流程。

作為優(yōu)選，步驟1中所述利用CORDIC相位計(jì)算模塊計(jì)算出當(dāng)前基帶信號(hào)的瞬時(shí)相位，其具體實(shí)現(xiàn)過(guò)程是針對(duì)基帶Q信號(hào)和基帶I路信號(hào)，判斷信號(hào)在當(dāng)前時(shí)刻相位所在的象限，I、Q值作為初始向量(x(0),y(0))，每次旋轉(zhuǎn)arctan2^-i，i為旋轉(zhuǎn)次數(shù)，得到旋轉(zhuǎn)后的向量(x(i),y(i))旋轉(zhuǎn)前與旋轉(zhuǎn)后滿足下列關(guān)系：

如果滿足y(i)<0:

x(i+1)＝x(i)-y(i)·2^-i

y(i+1)＝y(tǒng)(i)+x(i)·2^-i

z(i+1)＝z(i)-arctan2^-i

不滿足時(shí):

x(i+1)＝x(i)+y(i)·2^-i

y(i+1)＝y(tǒng)(i)-x(i)·2^-i

z(i+1)＝z(i)+arctan2^-i

其中z(i+1)為i次累計(jì)旋轉(zhuǎn)角度，x(i+1)為i次旋轉(zhuǎn)后的相對(duì)橫坐標(biāo)，y(i+1)為i次旋轉(zhuǎn)后的相對(duì)縱坐標(biāo)，i≤M。

作為優(yōu)選，步驟1中所述頻率計(jì)算結(jié)果為其中為當(dāng)前CORDIC計(jì)算結(jié)果，為上一采樣點(diǎn)計(jì)算結(jié)果，f(n)為當(dāng)前頻率值。

作為優(yōu)選，步驟1中所述頻率計(jì)算結(jié)果輸入到判決整形模塊做過(guò)零判決得到二進(jìn)制碼，是頻率結(jié)果大于0判決為1，小余0則判決為0。

作為優(yōu)選，步驟2的具體實(shí)現(xiàn)過(guò)程是輸入碼元頻率控制字，時(shí)鐘產(chǎn)生與碼元速率一致的頻率，雙相時(shí)鐘源產(chǎn)生兩路反向且頻率為N倍碼元速率的時(shí)鐘；N分頻器輸出與輸入碼元相位比較，得到超前和滯后脈沖，雙向時(shí)鐘與超前和滯后脈沖相與，再做異或操作，結(jié)果作為N分頻器輸入，實(shí)現(xiàn)鎖相，輸出位同步時(shí)鐘。

作為優(yōu)選，步驟3中所述對(duì)同步后的二進(jìn)制碼進(jìn)行HDLC的解包處理，是將二進(jìn)制碼利用NRZI解碼子模塊解碼后，發(fā)送給幀頭檢測(cè)子模塊，檢測(cè)到幀頭之后存儲(chǔ)當(dāng)前數(shù)據(jù)，而后檢測(cè)結(jié)束位接收結(jié)束；接下來(lái)以開(kāi)始標(biāo)志位末位的后一位為起點(diǎn)遍歷整個(gè)序列，將序列放入利用去除插補(bǔ)零子模塊處理，隨后將數(shù)據(jù)序列輸入CRC校驗(yàn)子模塊進(jìn)行校驗(yàn)，校驗(yàn)正確后利用字節(jié)反轉(zhuǎn)子模塊進(jìn)行反轉(zhuǎn)處理，反轉(zhuǎn)結(jié)果輸出整個(gè)AIS數(shù)據(jù)鏈，完成整個(gè)HDLC的解包。

作為優(yōu)選，所述將序列放入利用去除插補(bǔ)零子模塊處理，是若在5個(gè)連續(xù)1后面遇到1個(gè)0，則把0去除掉。

作為優(yōu)選，所述校驗(yàn)正確后利用字節(jié)反轉(zhuǎn)子模塊進(jìn)行反轉(zhuǎn)處理，是以字節(jié)為單位的反轉(zhuǎn)，高位與低位相交換。

與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)和有益效果：本發(fā)明基于FPGA的AIS基帶信號(hào)處理方法可以同時(shí)完成AIS信號(hào)的解調(diào)和解碼，在解調(diào)時(shí)簡(jiǎn)化了鑒頻方法，減少了FPGA資源的占用，結(jié)構(gòu)清晰簡(jiǎn)單，可靈活地實(shí)現(xiàn)任意HDLC協(xié)議，特別適用于全數(shù)字的AIS接收機(jī)當(dāng)中。

附圖說(shuō)明

圖1為本發(fā)明實(shí)施例的系統(tǒng)結(jié)構(gòu)簡(jiǎn)圖；

圖2為本發(fā)明中實(shí)施例的CORDIC相位計(jì)算模塊出計(jì)算當(dāng)前基帶信號(hào)的瞬時(shí)相位的流程圖；

圖3為本發(fā)明實(shí)施例中位同步的流程圖；

圖4為本發(fā)明實(shí)施例中的HDLC解包的流程圖。

具體實(shí)施方式

為了便于本領(lǐng)域普通技術(shù)人員理解和實(shí)施本發(fā)明，下面結(jié)合附圖及實(shí)施例對(duì)本發(fā)明作進(jìn)一步的詳細(xì)描述，應(yīng)當(dāng)理解，此處所描述的實(shí)施示例僅用于說(shuō)明和解釋本發(fā)明，并不用于限定本發(fā)明。

請(qǐng)見(jiàn)圖1，本發(fā)明提供的一種基于FPGA的AIS基帶信號(hào)處理系統(tǒng)，包括CORDIC相位計(jì)算模塊、頻率計(jì)算模塊、判決整形模塊、位同步模塊、HDLC解包模塊；CORDIC相位計(jì)算模塊與頻率計(jì)算模塊、判決整形模塊、位同步模塊、HDLC解包模塊依次串聯(lián)連接；HDLC解包模塊包括NRZI解碼子模塊、幀頭檢測(cè)子模塊、去除插補(bǔ)零子模塊、CRC校驗(yàn)子模塊，字節(jié)反轉(zhuǎn)子模塊，NRZI解碼子模塊、幀頭檢測(cè)子模塊、去除插補(bǔ)零子模塊、CRC校驗(yàn)子模塊，字節(jié)反轉(zhuǎn)子模塊依次串聯(lián)連接。

本發(fā)明提供的一種基于FPGA的AIS基帶信號(hào)處理方法，包括以下步驟：

步驟1：步驟1：對(duì)于兩路正交的基帶信號(hào)，對(duì)于每一個(gè)碼元時(shí)間采樣10個(gè)點(diǎn)，并利用CORDIC相位計(jì)算模塊出計(jì)算出當(dāng)前基帶信號(hào)的瞬時(shí)相位，并將其結(jié)果發(fā)送給頻率計(jì)算模塊計(jì)算頻率，頻率計(jì)算結(jié)果輸入到判決整形模塊做過(guò)零判決得到二進(jìn)制碼；

請(qǐng)見(jiàn)圖2，利用CORDIC相位計(jì)算模塊出計(jì)算出當(dāng)前基帶信號(hào)的瞬時(shí)相位，其具體實(shí)現(xiàn)過(guò)程是針對(duì)基帶Q信號(hào)和基帶I路信號(hào)，判斷信號(hào)在當(dāng)前時(shí)刻相位所在的象限，I、Q值作為初始向量(x(0),y(0))，每次旋轉(zhuǎn)arctan2^-i，i為旋轉(zhuǎn)次數(shù)，得到旋轉(zhuǎn)后的向量(x(i),y(i))旋轉(zhuǎn)前與旋轉(zhuǎn)后滿足下列關(guān)系：

如果滿足y(i)<0:

x(i+1)＝x(i)-y(i)·2^-i

y(i+1)＝y(tǒng)(i)+x(i)·2^-i

z(i+1)＝z(i)-arctan2^-i

不滿足時(shí):

x(i+1)＝x(i)+y(i)·2^-i

y(i+1)＝y(tǒng)(i)-x(i)·2^-i

z(i+1)＝z(i)+arctan2^-i

其中z(i+1)為i次累計(jì)旋轉(zhuǎn)角度，x(i+1)為i次旋轉(zhuǎn)后的相對(duì)橫坐標(biāo)，y(i+1)為i次旋轉(zhuǎn)后的相對(duì)縱坐標(biāo)，i≤M。

z(10)旋轉(zhuǎn)10次后(M＝10)得到該時(shí)刻相位的逼近值，其中為當(dāng)前CORDIC計(jì)算結(jié)果，為上一采樣點(diǎn)計(jì)算結(jié)果，f(n)為當(dāng)前頻率值，頻率計(jì)算結(jié)果即為并將f(n)發(fā)送給頻率計(jì)算模塊，差分計(jì)算出頻率值，實(shí)現(xiàn)鑒頻。對(duì)鑒頻結(jié)果進(jìn)行判決整形，該頻率結(jié)果大于0判決為1，小余0則判決為0。為了保證鑒相結(jié)果的精度，同時(shí)考慮到FPGA的資源，旋轉(zhuǎn)10次時(shí)，其精度已達(dá)到arctan2^-9＝0.9°，可以滿足解調(diào)要求。

步驟2：將步驟1所得到的二進(jìn)制碼輸入到位同步模塊，位同步模塊實(shí)際上是一個(gè)數(shù)字鎖相環(huán)，輸入碼元速率和同步碼，輸出即為同步時(shí)鐘，以該時(shí)鐘為采樣時(shí)鐘對(duì)二進(jìn)制碼進(jìn)行采樣，實(shí)現(xiàn)通信的位同步；

同步過(guò)程如圖3所示。輸入碼元頻率控制字，時(shí)鐘產(chǎn)生與碼元速率一致的頻率，雙相時(shí)鐘源產(chǎn)生兩路反向且頻率為N倍碼元速率的時(shí)鐘。N分頻器輸出與輸入碼元相位比較，得到超前和滯后脈沖，雙向時(shí)鐘與超前和滯后脈沖相與，再做異或操作，結(jié)果作為N分頻器輸入，實(shí)現(xiàn)鎖相，輸出位同步時(shí)鐘。

步驟3：對(duì)同步后的二進(jìn)制碼進(jìn)行HDLC的解包處理，完成AIS信息的解碼和校驗(yàn)，完成整個(gè)基帶處理流程。

HDLC的解包過(guò)程如圖4所示，將二進(jìn)制碼利用NRZI解碼子模塊解碼后，將NRZI解碼結(jié)果發(fā)送給檢測(cè)幀頭子模塊，檢測(cè)到幀頭之后存儲(chǔ)當(dāng)前數(shù)據(jù)，而后檢測(cè)結(jié)束位接收結(jié)束。接下來(lái)以開(kāi)始標(biāo)志位末位的后一位為起點(diǎn)遍歷整個(gè)序列，將序列放入去除插補(bǔ)零子模塊中處理(在遇到5個(gè)連續(xù)1后面有個(gè)0的，需要把0去除掉)。隨后將數(shù)據(jù)序列輸入CRC校驗(yàn)子模塊校驗(yàn)，校驗(yàn)正確后進(jìn)行字節(jié)反轉(zhuǎn)子模塊反轉(zhuǎn)處理(字節(jié)為單位的反轉(zhuǎn)，高位與低位相交換)，反轉(zhuǎn)結(jié)果輸出整個(gè)AIS數(shù)據(jù)鏈，完成整個(gè)HDLC的解包。

對(duì)本發(fā)明方法進(jìn)行分析如下：

對(duì)于GMSK的基帶正交信號(hào)可表示為：

Δω為非相干解調(diào)下變頻時(shí)遺留的頻差信號(hào)。

經(jīng)過(guò)CORDIC相位計(jì)算得到：

頻率計(jì)算后可得到:

由于該解調(diào)模塊是基于非相干解調(diào)原理，存在一定的頻差Δω，使其產(chǎn)生一定相差，當(dāng)采樣率為碼元速率的10倍時(shí)，則由頻差產(chǎn)生的相差為對(duì)鑒頻影響較小，可以忽略。對(duì)該結(jié)果進(jìn)行過(guò)零判決，即完成解調(diào)。

應(yīng)當(dāng)理解的是，本說(shuō)明書(shū)未詳細(xì)闡述的部分均屬于現(xiàn)有技術(shù)。

應(yīng)當(dāng)理解的是，上述針對(duì)較佳實(shí)施例的描述較為詳細(xì)，并不能因此而認(rèn)為是對(duì)本發(fā)明專(zhuān)利保護(hù)范圍的限制，本領(lǐng)域的普通技術(shù)人員在本發(fā)明的啟示下，在不脫離本發(fā)明權(quán)利要求所保護(hù)的范圍情況下，還可以做出替換或變形，均落入本發(fā)明的保護(hù)范圍之內(nèi)，本發(fā)明的請(qǐng)求保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。