本發(fā)明涉及通信數(shù)據(jù)處理技術(shù)領(lǐng)域，具體的涉及一種基于FPGA的信號(hào)處理卡系統(tǒng)。

背景技術(shù)：

隨著數(shù)字信號(hào)處理技術(shù)的不斷發(fā)展，通信、雷達(dá)、圖像處理等領(lǐng)域的算法復(fù)雜度日益增加，通常在衛(wèi)星通信、機(jī)載雷達(dá)、彈載雷達(dá)、圖像處理系統(tǒng)都會(huì)使用專用的數(shù)字信號(hào)處理板卡來(lái)進(jìn)行邊界掃描、圖像檢測(cè)、目標(biāo)識(shí)別等方面的數(shù)據(jù)處理。隨著對(duì)信號(hào)處理的質(zhì)量和實(shí)時(shí)性的要求日漸精密和嚴(yán)格，傳統(tǒng)的數(shù)字信號(hào)處理板卡的板卡體積大、系統(tǒng)穩(wěn)定性低、存儲(chǔ)器容量小速率低、處理器間數(shù)據(jù)吞吐量小、上位機(jī)控制傳輸距離短傳輸速率低、板卡通用性差，已無(wú)法滿足數(shù)字信號(hào)處理過(guò)程中算法復(fù)雜度日益增加數(shù)據(jù)量日益增大的現(xiàn)狀。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的即在于克服現(xiàn)有技術(shù)的不足，提供一種基于FPGA的信號(hào)處理卡系統(tǒng)，其穩(wěn)定性好，數(shù)據(jù)傳輸及處理速度快，功耗較小，且通用性好，解決了現(xiàn)有技術(shù)中信號(hào)處理卡無(wú)法適應(yīng)日益劇增的數(shù)據(jù)量的技術(shù)問(wèn)題。

本發(fā)明的發(fā)明目的通過(guò)下述技術(shù)方案實(shí)現(xiàn)：

一種基于FPGA的信號(hào)處理卡系統(tǒng)，包括FPGA1、FPGA2和FPGA3，所述FPGA1和FPGA2的型號(hào)均為XC7VX690T-2FFG1927I，所述FPGA3的型號(hào)為XC6SLX100-2FG484I，所述FPGA1和FPGA2之間通過(guò)4組獨(dú)立的GTH x4連接，每條lane的線速可達(dá)3.125Gbps，所述FPGA1和FPGA3之間通過(guò)至少20對(duì)LVDS并行連接，所述FPGA2和FPGA3之間通過(guò)至少20對(duì)LVDS并行連接，所述FPGA3可對(duì)FPGA1和FPGA2進(jìn)行啟動(dòng)配置和在線加載，所述FPGA1還與一個(gè)FMC接口連接，所述FMC接口的LA/HA/HB信號(hào)均以LVDS差分對(duì)連接至FPGA1，每對(duì)LVDS差分鏈路數(shù)據(jù)率可達(dá)1.25Gbps，F(xiàn)PGA1、FPGA2、FPGA3、FMC的JTAG串成菊花鏈形式。

本發(fā)明以三個(gè)FPGA構(gòu)成核心部件，其中FPGA1和FPGA2選用Virtex-7 系列的XC7VX690T-2FFG1927I，Virtex-7 FPGA采用堆疊硅互連技術(shù)（SSI）增強(qiáng)了最高容量，對(duì)最高系統(tǒng)性能進(jìn)行了優(yōu)化，滿足大多數(shù)高端互連帶寬、邏輯容量、信號(hào)處理性能的最高要求，XC7VX690T-2FFG1927I是Virtex-7中的性能較強(qiáng)一款FPGA，具有693,120個(gè)邏輯單元、108,300個(gè)CLB Slices、3600個(gè)DSP Slices、52,920Kb的Block RAM，80個(gè)GTH高速接口，內(nèi)部有3個(gè)PCIe硬核和600個(gè)HP IO。FPGA3選用Spartan-6的XC6SLX100-2FG484I。Spartan-6 FPGA提供領(lǐng)先的系統(tǒng)集成能力，具有較高性價(jià)比和低功耗的特點(diǎn)。XC6SLX100-2FG484I是Spartan-6中高性能的不帶GTP的一款FPGA，具有147443個(gè)邏輯單元，23038個(gè)CLB Slices，180個(gè)DSP48A1 Slices，4,824Kb的Block RAM和338個(gè)I/O接口。這三個(gè)FPGA構(gòu)成本發(fā)明的核心部件，進(jìn)行數(shù)據(jù)信號(hào)的處理，使本發(fā)明穩(wěn)定性好，數(shù)據(jù)傳輸及處理速度快，功耗較小，且通用性好。

進(jìn)一步的，所述FPGA1和FPGA2均外掛有至少兩組DDR3緩存，每組DDR3緩存容量為2Gbyte，每組DDR3的位寬大于或等于32位，每組DDR3緩存工作時(shí)鐘大于或等于400MHz，兩組DDR3緩存，保障FPGA1和FPGA2具有更高的數(shù)據(jù)讀取能力。

進(jìn)一步的，還包括一個(gè)SRIO交換芯片，所述FPGA1和FPGA2分別通過(guò)3組獨(dú)立的GTH x4通道與SRIO交換芯片連接，每條lane的線速要求至少可達(dá)5Gbps。

進(jìn)一步的，所述SRIO交換芯片為CPS1848芯片，80HCPS1848CRMI是業(yè)界領(lǐng)先的Serial RapidIO II代交換機(jī)，具有48個(gè)lane，可配置為最多18個(gè)端口或者是12個(gè)4x端口，每個(gè)端口的最高線速率為3.125Gbps。

進(jìn)一步的，本發(fā)明還包括兩個(gè)光模塊，所述光模塊的型號(hào)為FTL410QE2C，每個(gè)光模塊分別以x4全雙工模式與FPGA2連接，2個(gè)光模塊從前面板引出，F(xiàn)PGA2與每個(gè)光模塊之間按照x4全雙工模式進(jìn)行設(shè)計(jì)，每條lane的線速率要求不低于8Gbps。

進(jìn)一步的，還包括一個(gè)PowerPC，所述PowerPC的型號(hào)為T4080NXE7PQB，所述PowerPC配置有2路萬(wàn)兆以太網(wǎng)和3路千兆以太網(wǎng)，所述PowerPC通過(guò)2路5Gbps的2 x SRIO與SRIO交換芯片連接，所述PowerPC的Local Bus信號(hào)全部連接至FPGA3，通過(guò)FPGA3將復(fù)用的數(shù)據(jù)地址總線分離。T4080NXE7PQB具有4個(gè)PowerPC e6500內(nèi)核，共享2MB的L2緩存，1MB的CoreNet平臺(tái)緩存，CoreNet到各個(gè)節(jié)點(diǎn)的帶寬可以達(dá)到1.6Tbps；集成2個(gè)64位的DDR3控制器；集成DPAA數(shù)據(jù)通道加速，對(duì)外提供多達(dá)24個(gè)SerDes lane；集成2個(gè)10GbE MAC和13個(gè)GbE MAC，3個(gè)PCIe 2.0/3.0控制器，2個(gè)Serial RapidIO 2.0控制器，2個(gè)SATA控制器，2個(gè)帶PHY的USB控制器等?？筛鶕?jù)應(yīng)用環(huán)境使能相應(yīng)的控制器，配置相應(yīng)的高速SerDes通道。

進(jìn)一步的，所述PowerPC外掛有兩組DDR3控制器，每路控制器設(shè)置有64位寬的DDR3數(shù)據(jù)接口，采用8Gbit的x16 DDR3 SDRAM進(jìn)行字?jǐn)U展，每路提供4GB的容量，共需要使用8片DDR3芯片。

進(jìn)一步的，還包括電源分配網(wǎng)絡(luò)，用于向整板提供12V/5V工作電壓。

進(jìn)一步的，至少設(shè)置有8個(gè)指示燈，用于指示電源和整板的工作狀態(tài)。

本發(fā)明與現(xiàn)有技術(shù)相比，具有如下的優(yōu)點(diǎn)和有益效果：

本發(fā)明以三個(gè)FPGA構(gòu)成核心部件，其中FPGA1和FPGA2選用Virtex-7 系列的XC7VX690T-2FFG1927I，F(xiàn)PGA3選用Spartan-6的XC6SLX100-2FG484I，使本發(fā)明穩(wěn)定性好，容量大，數(shù)據(jù)傳輸及處理速度快，功耗較小，且通用性好。FPGA1、FPGA2、FPGA3、FMC的JTAG串成菊花鏈形式，可避免總線競(jìng)爭(zhēng)和阻塞，以保障本發(fā)明處理數(shù)據(jù)的高速率。

附圖說(shuō)明

此處所說(shuō)明的附圖用來(lái)提供對(duì)本發(fā)明實(shí)施例的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，并不構(gòu)成對(duì)本發(fā)明實(shí)施例的限定。在附圖中：

圖1為本發(fā)明一種實(shí)施方式的原理框圖。

具體實(shí)施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下面結(jié)合實(shí)施例和附圖，對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說(shuō)明，本發(fā)明的示意性實(shí)施方式及其說(shuō)明僅用于解釋本發(fā)明，并不作為對(duì)本發(fā)明的限定。

實(shí)施例1

如圖1所示，一種基于FPGA的信號(hào)處理卡系統(tǒng)，包括FPGA1、FPGA2和FPGA3， FPGA1和FPGA2的型號(hào)均為XC7VX690T-2FFG1927I， FPGA3的型號(hào)為XC6SLX100-2FG484I， FPGA1和FPGA2之間通過(guò)4組獨(dú)立的GTH x4連接，每條lane的線速可達(dá)3.125Gbps， FPGA1和FPGA3之間通過(guò)至少20對(duì)LVDS并行連接， FPGA2和FPGA3之間通過(guò)至少20對(duì)LVDS并行連接， FPGA3可對(duì)FPGA1和FPGA2進(jìn)行啟動(dòng)配置和在線加載， FPGA1還與一個(gè)FMC接口連接，所述FMC接口的LA/HA/HB信號(hào)均以LVDS差分對(duì)連接至FPGA1，每對(duì)LVDS差分鏈路數(shù)據(jù)率可達(dá)1.25Gbps，F(xiàn)PGA1、FPGA2、FPGA3、FMC的JTAG串成菊花鏈形式，以避免總線競(jìng)爭(zhēng)和阻塞，以保障本發(fā)明處理數(shù)據(jù)的高速率。

本發(fā)明以三個(gè)FPGA構(gòu)成核心部件，其中FPGA1和FPGA2選用Virtex-7 系列的XC7VX690T-2FFG1927I，Virtex-7 FPGA采用堆疊硅互連技術(shù)（SSI）增強(qiáng)了最高容量，對(duì)最高系統(tǒng)性能進(jìn)行了優(yōu)化，滿足大多數(shù)高端互連帶寬、邏輯容量、信號(hào)處理性能的最高要求，XC7VX690T-2FFG1927I是Virtex-7中的性能較強(qiáng)一款FPGA，具有693,120個(gè)邏輯單元、108,300個(gè)CLB Slices、3600個(gè)DSP Slices、52,920Kb的Block RAM，80個(gè)GTH高速接口，內(nèi)部有3個(gè)PCIe硬核和600個(gè)HP IO。FPGA3選用Spartan-6的XC6SLX100-2FG484I。Spartan-6 FPGA提供領(lǐng)先的系統(tǒng)集成能力，具有較高性價(jià)比和低功耗的特點(diǎn)。XC6SLX100-2FG484I是Spartan-6中高性能的不帶GTP的一款FPGA，具有147443個(gè)邏輯單元，23038個(gè)CLB Slices，180個(gè)DSP48A1 Slices，4,824Kb的Block RAM和338個(gè)I/O接口。這三個(gè)FPGA構(gòu)成本發(fā)明的核心部件，進(jìn)行數(shù)據(jù)信號(hào)的處理，使本發(fā)明穩(wěn)定性好，容量大，數(shù)據(jù)傳輸及處理速度快，功耗較小，且通用性好。

實(shí)施例2：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1所示，在本實(shí)施例中， FPGA1和FPGA2均外掛有至少兩組DDR3緩存，每組DDR3緩存容量為2Gbyte，每組DDR3的位寬大于或等于32位，每組DDR3緩存工作時(shí)鐘大于或等于400MHz，兩組DDR3緩存，保障FPGA1和FPGA2具有更高的數(shù)據(jù)讀取能力。

實(shí)施例3：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1所示，在本實(shí)施例中，本發(fā)明還包括一個(gè)SRIO交換芯片，SRIO交換芯片為CPS1848芯片， FPGA1和FPGA2分別通過(guò)3組獨(dú)立的GTH x4通道與SRIO交換芯片連接，每條lane的線速要求至少可達(dá)5Gbps。80HCPS1848CRMI是業(yè)界領(lǐng)先的Serial RapidIO II代交換機(jī)，具有48個(gè)lane，可配置為最多18個(gè)端口或者是12個(gè)4x端口，每個(gè)端口的最高線速率為3.125Gbps。

實(shí)施例4：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1所示，在本實(shí)施例中，本發(fā)明還包括兩個(gè)光模塊，所述光模塊的型號(hào)為FTL410QE2C，每個(gè)光模塊分別以x4全雙工模式與FPGA2連接，2個(gè)光模塊從前面板引出，F(xiàn)PGA2與每個(gè)光模塊之間按照x4全雙工模式進(jìn)行設(shè)計(jì)，每條lane的線速率要求不低于8Gbps。

實(shí)施例5：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1所示，在本實(shí)施例中，本發(fā)明還包括一個(gè)PowerPC， PowerPC的型號(hào)為T4080NXE7PQB， PowerPC配置有2路萬(wàn)兆以太網(wǎng)和3路千兆以太網(wǎng)， PowerPC通過(guò)2路5Gbps的2 x SRIO與SRIO交換芯片連接， PowerPC的Local Bus信號(hào)全部連接至FPGA3，通過(guò)FPGA3將復(fù)用的數(shù)據(jù)地址總線分離。T4080NXE7PQB具有4個(gè)PowerPC e6500內(nèi)核，共享2MB的L2緩存，1MB的CoreNet平臺(tái)緩存，CoreNet到各個(gè)節(jié)點(diǎn)的帶寬可以達(dá)到1.6Tbps；集成2個(gè)64位的DDR3控制器；集成DPAA數(shù)據(jù)通道加速，對(duì)外提供多達(dá)24個(gè)SerDes lane；集成2個(gè)10GbE MAC和13個(gè)GbE MAC，3個(gè)PCIe 2.0/3.0控制器，2個(gè)Serial RapidIO 2.0控制器，2個(gè)SATA控制器，2個(gè)帶PHY的USB控制器等，可根據(jù)應(yīng)用環(huán)境使能相應(yīng)的控制器，配置相應(yīng)的高速SerDes通道。另外，PowerPC還外掛有兩組DDR3控制器，每路控制器設(shè)置有64位寬的DDR3數(shù)據(jù)接口，采用8Gbit的x16 DDR3 SDRAM進(jìn)行字?jǐn)U展，每路提供4GB的容量，共需要使用8片DDR3芯片。

實(shí)施例6：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1所示，在本實(shí)施例中，本發(fā)明還包括電源分配網(wǎng)絡(luò)，用于向整板提供12V/5V工作電壓。前機(jī)板上還至少設(shè)置有8個(gè)指示燈，用于指示電源和整板的工作狀態(tài)。

以上所述的具體實(shí)施方式，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施方式而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。