本發(fā)明涉及時(shí)鐘控制領(lǐng)域，具體涉及一種分頻器、分頻器系統(tǒng)及分頻處理方法。

背景技術(shù)：

分頻器(Divider)是數(shù)字電路系統(tǒng)(Digital Circuit System)中的重要組成部分，在數(shù)字電路設(shè)計(jì)中對時(shí)鐘的屬性也提出要求。隨著集成度和數(shù)字電路復(fù)雜度的不斷提高，同步電路系統(tǒng)的時(shí)鐘產(chǎn)生也變得越來越復(fù)雜。對于FPGA(Field Programmable Gate Array)這種VLSI(Very Large Scale Integration，超大規(guī)模集成電路)系統(tǒng)往往需要多個(gè)不同屬性的時(shí)鐘，以保證電路時(shí)序和功能的正確性。因此，在多時(shí)鐘領(lǐng)域，一種分頻比、占空比及相位可調(diào)時(shí)鐘產(chǎn)生技術(shù)變得尤為重要。而傳統(tǒng)的分頻器往往只產(chǎn)生分頻比和占空比不變的時(shí)鐘輸出，這種電路只適用于特定的數(shù)字電路系統(tǒng)，不太適用于像FPGA這種需要不同屬性的多時(shí)鐘應(yīng)用場景。例如，參見圖1所示的分頻器系統(tǒng),由輸入端和輸出端依次連接的分頻器A、分頻器B以及分頻器C對輸入時(shí)鐘信號進(jìn)行分頻處理；三個(gè)分頻器分頻處理后輸出的三路時(shí)鐘信號參見圖2所示。根據(jù)圖1和圖2可知，現(xiàn)有分頻器輸出的單路時(shí)鐘信號的分頻比和占空比的不可調(diào)，例如參見圖2所示，分頻比都是2，占空比都是50％；且采用現(xiàn)有的多路分頻器電路時(shí)，輸出的多路時(shí)鐘信號的相位和占空比不可調(diào)，因此現(xiàn)有分頻器不能很好的滿足需要不同屬性的多時(shí)鐘應(yīng)用場景。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的主要技術(shù)問題是，提供一種分頻器、分頻器系統(tǒng)及分頻處理方法，解決現(xiàn)有分頻器分頻比和占空比不可調(diào)，不能很好的滿足需要不同屬性的多時(shí)鐘應(yīng)用場景。

為解決上述技術(shù)問題，本發(fā)明提供一種分頻器，包括主分頻器模塊和輔助分頻器模塊；

所述主分頻器模塊和所述輔助分頻器模塊與分頻器配置模塊連接，接收所述分頻器配置模塊配置的分頻參數(shù)進(jìn)行分頻配置；

所述主分頻器模塊和所述輔助分頻器模塊的輸入端與待分頻處理的時(shí)鐘信號連接，輸出端與時(shí)鐘邏輯處理模塊連接；所述主分頻器模塊的輸出端還與所述輔助分頻器模塊的分頻使能控制端連接，其輸出的時(shí)鐘信號控制所述輔助分頻器模塊分頻功能的使能；

所述主分頻器模塊和所述輔助分頻器模塊根據(jù)各自的分頻配置將所述待分頻處理的時(shí)鐘信號進(jìn)行分頻處理后分別輸出至所述時(shí)鐘邏輯處理模塊，經(jīng)所述時(shí)鐘邏輯處模塊處理后得到輸出時(shí)鐘信號進(jìn)行輸出。

在本發(fā)明的一種實(shí)施例中，所述主分頻器模塊從所述分頻器配置模塊接收到的分頻參數(shù)包括相位和分頻比；

所述輔助分頻器模塊從所述分頻器配置模塊接收到的分頻參數(shù)包括相位和占空比。

在本發(fā)明的一種實(shí)施例中，所述主分頻器模塊和所述輔助分頻器模塊從所述分頻器配置模塊接收到的相位相同。

在本發(fā)明的一種實(shí)施例中，所述主分頻器模塊輸出的時(shí)鐘信號控制所述輔助分頻器模塊分頻功能的使能包括：

當(dāng)所述主分頻器模塊輸出的時(shí)鐘信號為高電平時(shí)，控制所述輔助分頻器模塊的分頻功能處于非使能狀態(tài)；

當(dāng)所述主分頻器模塊輸出的時(shí)鐘信號為低電平時(shí)，控制所述輔助分頻器模塊的分頻功能處于使能狀態(tài)。

為了解決上述問題，本發(fā)明還提供了一種分頻器系統(tǒng)，包括分頻器配置模塊、時(shí)鐘邏輯處理模塊以及分頻器；

所述分頻器包括主分頻器模塊和輔助分頻器模塊，所述主分頻器模塊和所述輔助分頻器模塊與所述分頻器配置模塊連接，接收所述分頻器配置模塊配置的分頻參數(shù)進(jìn)行分頻配置；

所述主分頻器模塊和所述輔助分頻器模塊的輸入端與待分頻處理的時(shí)鐘信號連接，輸出端與所述時(shí)鐘邏輯處理模塊連接；所述主分頻器模塊的輸出端還與所述輔助分頻器模塊的分頻使能控制端連接，其輸出的時(shí)鐘信號控制所述輔助分頻器模塊分頻功能的使能；

所述主分頻器模塊和所述輔助分頻器模塊根據(jù)各自的分頻配置將所述待分頻處理的時(shí)鐘信號進(jìn)行分頻處理后分別輸出至所述時(shí)鐘邏輯處理模塊，經(jīng)所述時(shí)鐘邏輯處模塊處理后得到輸出時(shí)鐘信號進(jìn)行輸出。

在本發(fā)明的一種實(shí)施例中，包括至少兩個(gè)所述分頻器以及至少兩個(gè)時(shí)鐘邏輯處理模塊，所述至少兩個(gè)分頻器與所述分頻器配置模塊連接，所述至少兩個(gè)時(shí)鐘邏輯處理模塊與所述至少兩個(gè)分頻器一一對應(yīng)連接，每一個(gè)時(shí)鐘邏輯處理模塊輸出一路時(shí)鐘信號。

在本發(fā)明的一種實(shí)施例中，所述主分頻器模塊從所述分頻器配置模塊接收到的分頻參數(shù)包括相位和分頻比；

所述輔助分頻器模塊從所述分頻器配置模塊接收到的分頻參數(shù)包括相位和占空比。

在本發(fā)明的一種實(shí)施例中，所述主分頻器模塊和所述輔助分頻器模塊從所述分頻器配置模塊接收到的相位相同。

在本發(fā)明的一種實(shí)施例中，所述主分頻器模塊輸出的時(shí)鐘信號控制所述輔助分頻器模塊分頻功能的使能包括：

當(dāng)所述主分頻器模塊輸出的時(shí)鐘信號為高電平時(shí)，控制所述輔助分頻器模塊的分頻功能處于非使能狀態(tài)；

當(dāng)所述主分頻器模塊輸出的時(shí)鐘信號為低電平時(shí)，控制所述輔助分頻器模塊的分頻功能處于使能狀態(tài)。

為了解決上述問題，本發(fā)明還提供了一種通過如上所述的分頻器系統(tǒng)進(jìn)行分頻處理的方法，包括：

通過所述分頻器配置模塊將對應(yīng)的分頻參數(shù)發(fā)送至所述主分頻器模塊和所述輔助分頻器模塊，對所述主分頻器模塊和所述輔助分頻器模塊進(jìn)行分頻配置；

將待分頻處理時(shí)鐘信號輸入所述主分頻器模塊和所述輔助分頻器模塊；

所述主分頻器模塊根據(jù)自身的分頻配置將所述待分頻處理時(shí)鐘信號進(jìn)行分頻處理后分別輸出至所述時(shí)鐘邏輯處理模塊和所述輔助分頻器模塊的分頻使能控制端；

所述輔助分頻器模塊根據(jù)所述主分頻器模塊輸出的時(shí)鐘信號的使能控制，在分頻功能處于使能狀態(tài)時(shí)根據(jù)自身的分頻配置對所述待分頻處理的時(shí)鐘信號進(jìn)行分頻處理，將分頻處理之后的時(shí)鐘信號輸入至?xí)r鐘邏輯處理模塊；

所述時(shí)鐘邏輯處理模塊將所述主分頻器模塊和所述輔助分頻器模塊輸出的時(shí)鐘信號進(jìn)行邏輯處理后得到輸出時(shí)鐘信號進(jìn)行輸出。

本發(fā)明的有益效果是：

本發(fā)明提供的分頻器、分頻器系統(tǒng)及分頻處理方法，分頻器包括主分頻器模塊和輔助分頻器模塊，且主分頻器模塊和輔助分頻器模塊與分頻器配置模塊連接，接收分頻器配置模塊配置的分頻參數(shù)進(jìn)行分頻配置；主分頻器模塊和輔助分頻器模塊的輸入端與待分頻處理的時(shí)鐘信號連接，輸出端與時(shí)鐘邏輯處理模塊連接；主分頻器模塊的輸出端還與輔助分頻器模塊的分頻使能控制端連接，其輸出的時(shí)鐘信號控制輔助分頻器模塊分頻功能的使能；主分頻器模塊和輔助分頻器模塊根據(jù)各自的分頻配置將待分頻處理的時(shí)鐘信號進(jìn)行分頻處理后分別輸出至?xí)r鐘邏輯處理模塊，經(jīng)時(shí)鐘邏輯處理模塊處理后得到輸出時(shí)鐘信號進(jìn)行輸出。本發(fā)明中的分頻參數(shù)可以由分頻器配置模塊進(jìn)行靈活配置，通過分頻器可以產(chǎn)生任意整數(shù)分頻和占空比可變的時(shí)鐘信號，能很好的滿足FPGA等需要不同屬性的多時(shí)鐘應(yīng)用場景。

附圖說明

圖1為現(xiàn)有分頻器系統(tǒng)示意圖；

圖2為圖1中的分頻器系統(tǒng)輸出的時(shí)鐘信號示意圖；

圖3為本發(fā)明實(shí)施例一提供的分頻器系統(tǒng)結(jié)構(gòu)示意圖；

圖4為本發(fā)明實(shí)施例一提供的分頻器結(jié)構(gòu)示意圖；

圖5為本發(fā)明實(shí)施例一提供的多路分頻器結(jié)構(gòu)示意圖；

圖6為本發(fā)明實(shí)施例二提供的分頻處理方法流程示意圖；

圖7為本發(fā)明實(shí)施例二提供的單路輸出時(shí)鐘信號示意圖；

圖8為本發(fā)明實(shí)施例二提供的雙路輸出時(shí)鐘信號示意圖。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例只是本發(fā)明中一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

實(shí)施例一：

本實(shí)施例提供了一種分頻器系統(tǒng)，參見圖3所示，包括分頻器配置模塊1、時(shí)鐘邏輯處理模塊2以及分頻器3；其中：

分頻器配置模塊1與分頻器3連接，用于配置分頻器3的分頻參數(shù)，具體配置的分頻參數(shù)類型以及分頻參數(shù)的值可以根據(jù)當(dāng)前設(shè)計(jì)需求等因素靈活選擇，例如分頻參數(shù)包括但不限于相位、分頻比和占空比。具體的相位、分頻比和占空比值可以根據(jù)具體需求靈活設(shè)置。

分頻器3參見圖4所示，包括主分頻器模塊31和輔助分頻器模塊32。具體的，主分頻器模塊和輔助分頻器模塊都與分頻器配置模塊1連接。分頻器配置模塊1可以分別向主分頻器模塊31和輔助分頻器模塊32發(fā)送分頻參數(shù)進(jìn)行分頻配置，且本實(shí)施例中的分頻器配置模塊1可以向主分頻器模塊31和輔助分頻器模塊32發(fā)送相同的配置參數(shù)，也可以發(fā)送不同的配置參數(shù)，具體可以根據(jù)需求靈活設(shè)定。主分頻器模塊31和輔助分頻器模塊32接收分頻器配置1配置的分頻參數(shù)進(jìn)行對應(yīng)的分頻配置。

本實(shí)施例中，主分頻器模塊31和輔助分頻器模塊32的輸入端與待分頻處理的時(shí)鐘信號連接，輸出端與時(shí)鐘邏輯處理模塊2連接；主分頻器模塊31的輸出端還與輔助分頻器模塊32的分頻使能控制端連接，其輸出的時(shí)鐘信號控制輔助分頻器模塊32分頻功能的使能，具體控制規(guī)則也可以根據(jù)具體設(shè)計(jì)需求靈活設(shè)置。

工作時(shí)，待分頻處理時(shí)鐘信號(也即輸入時(shí)鐘信號)輸入主分頻器模塊31和輔助分頻器模塊32；主分頻器模塊31根據(jù)自身的分頻配置將輸入的待分頻處理的時(shí)鐘信號進(jìn)行分頻處理后分別輸出至?xí)r鐘邏輯處理模塊2和輔助分頻器模塊32的分頻使能控制端。輔助分頻器模塊32根據(jù)主分頻器模塊31輸出的時(shí)鐘信號的使能控制，在分頻功能處于使能狀態(tài)時(shí)根據(jù)分頻配置對待進(jìn)行分頻處理時(shí)鐘信號進(jìn)行分頻處理，將分頻處理之后的時(shí)鐘信號也輸入至?xí)r鐘邏輯處理模塊2。

時(shí)鐘邏輯處理模塊2將主分頻器模塊31和輔助分頻器模塊32輸出的兩路時(shí)鐘信號進(jìn)行邏輯處理后得到輸出時(shí)鐘信號進(jìn)行輸出。本實(shí)施例中具體可以采用時(shí)序電路和邏輯電路對主分頻器模塊31和輔助分頻器模塊32輸出的時(shí)鐘信號邏輯操作得到輸出時(shí)鐘信號，以實(shí)現(xiàn)相位和占空比設(shè)置。

應(yīng)當(dāng)理解的是，本實(shí)施例中主分頻器模塊31和輔助分頻器模塊32的實(shí)現(xiàn)電路可以相同，但根據(jù)上述分析可知，輔助分頻器模塊32的分頻功能受主分頻器模塊31輸出的控制。本實(shí)施例中，主分頻器模塊31輸出的時(shí)鐘信號控制輔助分頻器模塊32分頻功能的使能可以采用以下控制原則進(jìn)行：

當(dāng)主分頻器模塊31輸出的時(shí)鐘信號為高電平時(shí)，控制輔助分頻器模塊32的分頻功能處于非使能狀態(tài)，也即控制輔助分頻器模塊32處于復(fù)位狀態(tài)；

當(dāng)主分頻器模塊31輸出的時(shí)鐘信號為低電平時(shí)，控制輔助分頻器模塊32的分頻功能處于使能狀態(tài)，此時(shí)輔助分頻器模塊32可以根據(jù)自身的分頻配置對輸入時(shí)鐘信號進(jìn)行分頻處理。

本實(shí)施例中分頻器配置模塊1為分頻器3的主分頻器模塊31和輔助分頻器模塊32配置的參數(shù)可以相同也可以不同。例如，實(shí)施例中，分頻器配置模塊1可以為主分頻器模塊31配置相位和分頻比，為輔助分頻器模塊32配置相位和占空比。本實(shí)施例中，主分頻器模塊31的輸出控制輔助分頻器模塊32的分頻功能，輔助分頻器模塊32的分頻比與主分頻器模塊31的分頻比一致。當(dāng)然根據(jù)實(shí)際需求也可以設(shè)置為二者不一致。主分頻器模塊31從分頻器配置模塊1接收到的分頻參數(shù)包括相位和分頻比后對自身進(jìn)行分頻配置；輔助分頻器模塊32從分頻器配置模塊接收到的分頻參數(shù)包括相位和占空比后對自身進(jìn)行分頻配置；輔助分頻器模塊32接收到的占空比控制時(shí)鐘邏輯處理模塊2的輸出時(shí)鐘信號的占空比。

另外，本實(shí)施例中，主分頻器模塊31和輔助分頻器模塊32從分頻器配置模塊1接收到的相位也可以相同。當(dāng)然根據(jù)實(shí)際設(shè)計(jì)需求，也可以靈活的設(shè)置為二者不同。

圖3和圖4所示的分頻器系統(tǒng)包括一路分頻電路，其最終可以得到一路輸出時(shí)鐘信號。當(dāng)需要得到多路不同時(shí)鐘屬性的輸出時(shí)鐘信號時(shí)，則可以通過設(shè)置多路分頻電路，設(shè)置多路分頻電路時(shí)，每一路分頻電路都可以額外設(shè)置分頻器配置模塊1、時(shí)鐘邏輯處理模塊2以及分頻器3，參見圖5所示。當(dāng)然，考慮到資源利用率、電路成本以及占用面積等因素，也可以設(shè)置多路分頻電路共用一個(gè)分頻器配置模塊1，例如，分頻器系統(tǒng)包括一個(gè)分頻器配置模塊1，至少兩個(gè)所述分頻器3以及至少兩個(gè)時(shí)鐘邏輯處理模塊2，所述的至少兩個(gè)分頻器3與分頻器配置模塊連接，至少兩個(gè)時(shí)鐘邏輯處理模塊2與至少兩個(gè)分頻器3一一對應(yīng)連接，每一個(gè)時(shí)鐘邏輯處理模塊2輸出一路時(shí)鐘信號。分頻器配置模塊1可以為各路的分頻器2的分頻參數(shù)(包括但不限于相位、分頻比、占空比)進(jìn)行靈活配置，進(jìn)而通過各路的時(shí)鐘邏輯處理模塊2輸出不同屬性的時(shí)鐘信號。

可見，本實(shí)施例中主分頻器模塊31和輔助分頻器模塊32的分頻參數(shù)可以由分頻器配置模塊1進(jìn)行靈活配置，因此可以根據(jù)實(shí)際需求靈活的設(shè)置分頻比和占空比，通過實(shí)施例中的分頻器3可以產(chǎn)生任意整數(shù)分頻和占空比可變的單路時(shí)鐘信號，當(dāng)需要多路時(shí)鐘時(shí)則可以通過多個(gè)分頻器3進(jìn)行對應(yīng)的配置得到多路任意整數(shù)分頻和占空比可變的時(shí)鐘信號，能很好的滿足FPGA等需要不同屬性的多時(shí)鐘應(yīng)用場景。且本實(shí)施例提供的分頻電路結(jié)構(gòu)簡單，占用面積小，既利于提升資源利用率，降低成本，又利于芯片的高集成度和精小化發(fā)展。

實(shí)施例二：

本實(shí)施例在實(shí)施例一所示的分頻器系統(tǒng)基礎(chǔ)上，提供一種分頻處理方法，參見圖6所示，包括：

S601：通過分頻器配置模塊將對應(yīng)的分頻參數(shù)發(fā)送至主分頻器模塊和輔助分頻器模塊，對主分頻器模塊和輔助分頻器模塊進(jìn)行分頻配置；具體的，向主分頻器模塊發(fā)送相位和分頻比參數(shù)，向輔助分頻器模塊發(fā)送相位和占空比參數(shù)進(jìn)行分頻配置；

S602：將待分頻處理時(shí)鐘信號輸入主分頻器模塊和輔助分頻器模塊；

S603：主分頻器模塊自身的分頻配置將待分頻處理時(shí)鐘信號進(jìn)行分頻處理后分別輸出至?xí)r鐘邏輯處理模塊和輔助分頻器模塊的分頻使能控制端；

S604：輔助分頻器模塊根據(jù)主分頻器模塊輸出的時(shí)鐘信號的使能控制，在分頻功能處于使能狀態(tài)時(shí)根據(jù)自身的分頻配置對待分頻處理的時(shí)鐘信號進(jìn)行分頻處理，將分頻處理之后的時(shí)鐘信號輸入至?xí)r鐘邏輯處理模塊；

S605：時(shí)鐘邏輯處理模塊將主分頻器模塊和輔助分頻器模塊輸出的時(shí)鐘信號進(jìn)行邏輯處理后得到輸出時(shí)鐘信號進(jìn)行輸出。

為了便于理解本發(fā)明，下面以通過上述實(shí)施例中的圖4所示的單路分頻電路得到的單路輸出時(shí)鐘信號，以及通過上述實(shí)施例中的圖5中以兩路分頻電路得到的兩路輸出時(shí)鐘信號進(jìn)行示例說明。應(yīng)當(dāng)理解的是具體的時(shí)鐘信號個(gè)數(shù)可以根據(jù)具體設(shè)計(jì)和應(yīng)用場景靈活設(shè)定。

參見圖7所示的單路輸出時(shí)鐘信號圖，其中相位、分頻比和占空比的設(shè)置參見圖7所示，分頻器配置模塊1將相位和分頻比發(fā)給主分頻器模塊，并將相位和占空比發(fā)給輔助分頻器模塊進(jìn)行分頻設(shè)置，該占空比控制時(shí)鐘邏輯處理模塊2的輸出時(shí)鐘信號的占空比。根據(jù)設(shè)置主分頻器模塊對相位值進(jìn)行分頻，等待相位調(diào)整結(jié)束后，主分頻器模塊開始進(jìn)行有效分頻，并控制輔助分頻器模塊也實(shí)現(xiàn)同樣分頻；其中待分頻的時(shí)鐘信號為輸入時(shí)鐘信號，主分頻器模塊對待分頻時(shí)鐘信號進(jìn)行處理后輸出的時(shí)鐘信號為分頻時(shí)鐘信號10，輔助分頻器模塊對待分頻時(shí)鐘信號進(jìn)行處理后輸出的時(shí)鐘信號為分頻時(shí)鐘信號20，分頻時(shí)鐘信號10和分頻時(shí)鐘信號20輸入至?xí)r鐘邏輯處理模塊，經(jīng)時(shí)鐘邏輯處理模塊處理后輸出相應(yīng)屬性的時(shí)鐘信號。

該示例中，根據(jù)上述相位/分頻比/占空比相應(yīng)設(shè)置值，輸出分頻時(shí)鐘信號10為3分頻，脈寬為一個(gè)輸入時(shí)鐘信號周期，實(shí)際輸出由設(shè)計(jì)的分頻電路決定。輸出分頻時(shí)鐘信號20由于受分頻時(shí)鐘信號10控制，輸出也為3分頻，但脈寬由設(shè)置的占空比值決定，兩個(gè)輸出經(jīng)時(shí)鐘邏輯處理模塊處理后產(chǎn)生輸出時(shí)鐘信號。

參見實(shí)施例一種的分析，若獲得多個(gè)不同屬性的時(shí)鐘信號，則需要多個(gè)圖4所示的分頻器和時(shí)鐘邏輯處理模塊，且相位/分頻比/占空比的值可以根據(jù)具體情況進(jìn)行設(shè)置。本示例以兩路分頻器和時(shí)鐘邏輯處理模塊為例進(jìn)行說明。其中第一路分頻器的主分頻器模塊對待分頻時(shí)鐘信號進(jìn)行處理后輸出的時(shí)鐘信號為分頻時(shí)鐘信號1-1，輔助分頻器模塊對待分頻時(shí)鐘信號進(jìn)行處理后輸出的時(shí)鐘信號為分頻時(shí)鐘信號2-1，分頻時(shí)鐘信號1-1和分頻時(shí)鐘信號2-1輸入至第一路的時(shí)鐘邏輯處理模塊處理后輸出時(shí)鐘信號1。第二路分頻器的主分頻器模塊對待分頻時(shí)鐘信號進(jìn)行處理后輸出的時(shí)鐘信號為分頻時(shí)鐘信號1-2，輔助分頻器模塊對待分頻時(shí)鐘信號進(jìn)行處理后輸出的時(shí)鐘信號為分頻時(shí)鐘信號2-2，分頻時(shí)鐘信號1-2和分頻時(shí)鐘信號2-2輸入至第一路的時(shí)鐘邏輯處理模塊處理后輸出時(shí)鐘信號2。兩路分頻器的相位值分別設(shè)置為1和2，分頻時(shí)鐘信號1-1和分頻時(shí)鐘信號1-2會(huì)有一個(gè)CLK周期延遲，相位差為90度。為了比較相位差，兩路分頻器的分頻比設(shè)置值都為4，而占空比設(shè)置值分別為3(參見輸出時(shí)鐘信號1，其脈沖寬度為3個(gè)輸入時(shí)鐘信號的脈沖寬度)和5(參見輸出時(shí)鐘信號2，其脈沖寬度為5個(gè)輸入時(shí)鐘信號的脈沖寬度)，輸出相應(yīng)屬性的輸出時(shí)鐘信號1和輸出時(shí)鐘信號2。

可見，本發(fā)明提供的分頻器系統(tǒng)具有以下優(yōu)點(diǎn)：

(1)通過分頻參數(shù)配置，可產(chǎn)生任意整數(shù)分頻和占空比可變的單路時(shí)鐘；

(2)復(fù)用相同電路的分頻器模塊，可產(chǎn)生不同相位關(guān)系，同頻但占空比不同的多路時(shí)鐘；

(3)電路結(jié)構(gòu)簡單，占用資源少，成本低的同時(shí)利于芯片精小化發(fā)展。

以上內(nèi)容是結(jié)合具體的實(shí)施方式對本發(fā)明所作的進(jìn)一步詳細(xì)說明，不能認(rèn)定本發(fā)明的具體實(shí)施只局限于這些說明。對于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應(yīng)當(dāng)視為屬于本發(fā)明的保護(hù)范圍。