本申請(qǐng)要求2015年11月9日提交的申請(qǐng)?zhí)枮?0-2015-0156616的韓國專利申請(qǐng)的優(yōu)先權(quán)，其通過引用整體合并于此。

技術(shù)領(lǐng)域

本發(fā)明的各種實(shí)施例總體而言涉及一種互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)圖像傳感器，更具體地，涉及一種鎖存器電路、基于鎖存器電路的雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器、采用雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器的混合型計(jì)數(shù)器件、采用混合型計(jì)數(shù)器件的模數(shù)轉(zhuǎn)換器件以及采用模數(shù)轉(zhuǎn)換器件的CMOS圖像傳感器。

背景技術(shù)：

在例如CMOS圖像傳感器中通過使用參考時(shí)鐘或計(jì)數(shù)器時(shí)鐘來對(duì)脈沖信號(hào)(例如，比較器輸出信號(hào))的特定時(shí)段進(jìn)行計(jì)數(shù)的計(jì)數(shù)器結(jié)構(gòu)中，一般而言，功耗可以與計(jì)數(shù)器中切換次數(shù)成比例地增加。

例如，在10位二進(jìn)制計(jì)數(shù)器(諸如典型的環(huán)形計(jì)數(shù)器)進(jìn)行全計(jì)數(shù)(full counting)且計(jì)數(shù)器中的每個(gè)鎖存器電路基于級(jí)聯(lián)連接的兩個(gè)觸發(fā)器來設(shè)計(jì)的情況下，計(jì)數(shù)器可以具有2046個(gè)切換，這些切換包括第一最低有效位(LSB)中的512*2個(gè)切換、第二LSB中的256*2個(gè)切換、第三LSB中的128*2個(gè)切換、第四LSB中的64*2個(gè)切換、第五LSB中的32*2個(gè)切換、第六LSB中的16*2個(gè)切換、第七LSB中的8*2個(gè)切換、第八LSB中的4*2個(gè)切換、第九LSB中的2*2個(gè)切換以及最高有效位(MSB)中的1*2個(gè)切換。

由于低比特位部分中切換次數(shù)可以遠(yuǎn)大于高比特位部分中切換的次數(shù)(如此例如，2046個(gè)切換中的1792個(gè)切換可以集中在三個(gè)最低有效位的位置中)，因此在與低比特位部分相對(duì)應(yīng)的級(jí)中可能消耗大量功率。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的各種實(shí)施例針對(duì)一種接收下一級(jí)的負(fù)輸出作為反饋輸入的鎖存器電路。

此外，本發(fā)明的各種實(shí)施例針對(duì)一種基于鎖存器電路來實(shí)施的雙倍數(shù)據(jù)速率(DDR)環(huán)形計(jì)數(shù)器，該雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器對(duì)脈沖時(shí)段執(zhí)行DDR計(jì)數(shù)并降低切換次數(shù)。

此外，本發(fā)明的各種實(shí)施例針對(duì)一種混合型計(jì)數(shù)器件，在該混合型計(jì)數(shù)器件中，低比特位部分通過使用基于鎖存器的DDR環(huán)形計(jì)數(shù)器來實(shí)施，而高比特位部分通過使用二進(jìn)制計(jì)數(shù)器來實(shí)施。

另外，本發(fā)明的各種實(shí)施例針對(duì)一種采用混合型計(jì)數(shù)器件的模數(shù)轉(zhuǎn)換器件和CMOS圖像傳感器。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種鎖存器電路可以包括：輸入單元，適用于使用計(jì)數(shù)器時(shí)鐘和先前鎖存器級(jí)的輸出；反饋輸入單元，適用于使用計(jì)數(shù)器時(shí)鐘和下一鎖存器級(jí)的輸出；以及鎖存單元，適用于根據(jù)計(jì)數(shù)器時(shí)鐘的狀態(tài)來保持?jǐn)?shù)據(jù)。

當(dāng)下一鎖存器級(jí)的輸出變成高電平時(shí)，反饋輸入單元根據(jù)計(jì)數(shù)器時(shí)鐘來接收下一鎖存器級(jí)的負(fù)輸出以將當(dāng)前鎖存器級(jí)的輸出變成低電平。

在先前鎖存器級(jí)與當(dāng)前鎖存器級(jí)之間以及在當(dāng)前鎖存器級(jí)與下一鎖存器級(jí)之間，計(jì)數(shù)器時(shí)鐘的相位被布置為彼此相反。

根據(jù)本發(fā)明的另一實(shí)施例，一種雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器可以包括：環(huán)型耦接的多個(gè)鎖存器，其中，所述多個(gè)鎖存器包括交替布置的正邊沿觸發(fā)鎖存器和負(fù)邊沿觸發(fā)鎖存器，以及其中，當(dāng)前鎖存器級(jí)根據(jù)計(jì)數(shù)器時(shí)鐘來接收先前鎖存器級(jí)的輸出以移位至下一鎖存器級(jí)，接收下一鎖存器級(jí)的輸出來檢查至下一鎖存器級(jí)的數(shù)據(jù)移位，以及如果數(shù)據(jù)移位實(shí)現(xiàn)則下降至低電平。

雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器還可以包括：第一鎖存器，具有設(shè)置輸入端子，且適用于經(jīng)由其時(shí)鐘端子從時(shí)鐘控制器接收計(jì)數(shù)器時(shí)鐘，經(jīng)由其第一輸入端子接收第n鎖存器的正輸出，以及經(jīng)由其第二輸入端子接收下一鎖存器級(jí)的負(fù)輸出；第(n-1)鎖存器，具有復(fù)位輸入端子，且適用于經(jīng)由其時(shí)鐘端子或反相時(shí)鐘端子接收計(jì)數(shù)器時(shí)鐘，經(jīng)由其第一輸入端子接收第一鎖存器的正輸出，以及經(jīng)由其第二輸入端子接收下一鎖存器級(jí)的負(fù)輸出；以及第n鎖存器，具有復(fù)位輸入端子，且適用于經(jīng)由其反相時(shí)鐘端子接收計(jì)數(shù)器時(shí)鐘，經(jīng)由其第一輸入端子接收第(n-1)鎖存器的正輸出，以及經(jīng)由其第二輸入端子接收第一鎖存器的負(fù)輸出。

所述多個(gè)鎖存器中的每個(gè)可以包括：輸入單元，適用于使用計(jì)數(shù)器時(shí)鐘和先前鎖存器級(jí)的輸出；反饋輸入單元，適用于使用計(jì)數(shù)器時(shí)鐘和下一鎖存器級(jí)的輸出；以及鎖存單元，適用于根據(jù)計(jì)數(shù)器時(shí)鐘的狀態(tài)來保持?jǐn)?shù)據(jù)。

當(dāng)下一鎖存器級(jí)的輸出變成高電平時(shí)，反饋輸入單元可以根據(jù)計(jì)數(shù)器時(shí)鐘來接收下一鎖存器級(jí)的負(fù)輸出以及將當(dāng)前鎖存器級(jí)的輸出變成低電平。

在先前鎖存器級(jí)與當(dāng)前鎖存器級(jí)之間以及在當(dāng)前鎖存器級(jí)與下一鎖存器級(jí)之間，計(jì)數(shù)器時(shí)鐘的相位可以被布置為彼此相反。

根據(jù)本發(fā)明的另一實(shí)施例，一種混合型計(jì)數(shù)器件可以包括：基于鎖存器的雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器，適用于根據(jù)計(jì)數(shù)器時(shí)鐘來對(duì)信號(hào)進(jìn)行計(jì)數(shù)，以及以十進(jìn)制碼來輸出計(jì)數(shù)結(jié)果的低比特位；以及二進(jìn)制計(jì)數(shù)器，適用于從基于鎖存器的雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器接收計(jì)數(shù)結(jié)果的最高有效位，以及對(duì)最高有效位進(jìn)行計(jì)數(shù)以輸出計(jì)數(shù)結(jié)果的高比特位。

如權(quán)利要求9所述的混合型計(jì)數(shù)器件可以包括：解碼器，適用于接收十進(jìn)制碼的計(jì)數(shù)結(jié)果的低比特位，以及將十進(jìn)制碼轉(zhuǎn)換成二進(jìn)制碼以輸出二進(jìn)制碼的計(jì)數(shù)結(jié)果的低比特位。

解碼器可以包括：多個(gè)與門，所述多個(gè)與門中的每個(gè)適用于對(duì)來自基于鎖存器的雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器中的兩個(gè)相鄰鎖存器的十進(jìn)制碼的正輸出執(zhí)行與運(yùn)算，以將十進(jìn)制碼轉(zhuǎn)換成二進(jìn)制碼，以及輸出二進(jìn)制碼的計(jì)數(shù)結(jié)果的低比特位。

基于鎖存器的雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器可以包括：環(huán)型布置的多個(gè)鎖存器，其中，所述多個(gè)鎖存器包括交替布置的正邊沿觸發(fā)鎖存器和負(fù)邊沿觸發(fā)鎖存器，以及其中，當(dāng)前鎖存器級(jí)根據(jù)計(jì)數(shù)器時(shí)鐘來接收先前鎖存器級(jí)的輸出以移位至下一鎖存器級(jí)，接收下一鎖存器級(jí)的輸出來檢查至下一鎖存器級(jí)的數(shù)據(jù)移位，以及如果數(shù)據(jù)移位實(shí)現(xiàn)就下降至低電平。

基于鎖存器的雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器還可以包括：第一鎖存器，具有設(shè)置輸入端子，且適用于經(jīng)由其時(shí)鐘端子從時(shí)鐘控制器接收計(jì)數(shù)器時(shí)鐘，經(jīng)由其第一輸入端子接收第n鎖存器的正輸出，以及經(jīng)由其第二輸入端子接收下一鎖存器級(jí)的負(fù)輸出；第(n-1)鎖存器，具有復(fù)位輸入端子，且適用于經(jīng)由其時(shí)鐘端子或反相時(shí)鐘端子接收計(jì)數(shù)器時(shí)鐘，經(jīng)由其第一輸入端子接收第一鎖存器的正輸出，以及經(jīng)由其第二輸入端子接收下一鎖存器級(jí)的負(fù)輸出；以及第n鎖存器，具有復(fù)位輸入端子，且適用于經(jīng)由其反相時(shí)鐘端子接收計(jì)數(shù)器時(shí)鐘，經(jīng)由其第一輸入端子接收第(n-1)鎖存器的正輸出，以及經(jīng)由其第二輸入端子接收第一鎖存器的負(fù)輸出。

所述多個(gè)鎖存器中的每個(gè)可以包括：輸入單元，適用于使用計(jì)數(shù)器時(shí)鐘和先前鎖存器級(jí)的輸出；反饋輸入單元，適用于使用計(jì)數(shù)器時(shí)鐘和下一鎖存器級(jí)的輸出；以及鎖存單元，適用于根據(jù)計(jì)數(shù)器時(shí)鐘的狀態(tài)來保持?jǐn)?shù)據(jù)。

當(dāng)下一鎖存器級(jí)的輸出變成高電平時(shí)，反饋輸入單元可以根據(jù)計(jì)數(shù)器時(shí)鐘來接收下一鎖存器級(jí)的負(fù)輸出，以及將當(dāng)前鎖存器級(jí)的輸出變成低電平。

在基于鎖存器的雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器中，在先前鎖存器級(jí)與當(dāng)前級(jí)鎖存器之間以及在當(dāng)前級(jí)鎖存器與下一級(jí)鎖存器之間，計(jì)數(shù)器時(shí)鐘的相位可以被布置為彼此相反。

根據(jù)本發(fā)明的另一實(shí)施例，一種模數(shù)轉(zhuǎn)換器件可以包括：比較器，適用于將模擬信號(hào)與參考信號(hào)進(jìn)行比較，以及產(chǎn)生比較器輸出信號(hào)；以及混合型計(jì)數(shù)器，適用于對(duì)比較器輸出信號(hào)執(zhí)行計(jì)數(shù)操作以產(chǎn)生與模擬信號(hào)相對(duì)應(yīng)的數(shù)字信號(hào)，其中，混合型計(jì)數(shù)器包括：基于鎖存器的雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器，適用于根據(jù)計(jì)數(shù)器時(shí)鐘來對(duì)模擬信號(hào)進(jìn)行計(jì)數(shù)，以及輸出十進(jìn)制碼的數(shù)字信號(hào)的低比特位；以及二進(jìn)制計(jì)數(shù)器，適用于從基于鎖存器的雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器接收計(jì)數(shù)結(jié)果的最高有效位，以及對(duì)最高有效位進(jìn)行計(jì)數(shù)以輸出數(shù)字信號(hào)的高比特位。

混合型計(jì)數(shù)器還可以包括：解碼器，適用于接收十進(jìn)制碼的數(shù)字信號(hào)的低比特位，以及將十進(jìn)制碼轉(zhuǎn)換成二進(jìn)制碼以輸出二進(jìn)制碼的數(shù)字信號(hào)的低比特位。

基于鎖存器的雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器可以包括：環(huán)型布置的多個(gè)鎖存器，其中，所述多個(gè)鎖存器包括交替布置的正邊沿觸發(fā)鎖存器和負(fù)邊沿觸發(fā)鎖存器，以及其中，當(dāng)前鎖存器級(jí)根據(jù)計(jì)數(shù)器時(shí)鐘來接收先前鎖存器級(jí)的輸出以移位至下一鎖存器級(jí)，接收下一鎖存器級(jí)的輸出來檢查至下一級(jí)鎖存器的數(shù)據(jù)移位，以及如果數(shù)據(jù)移位實(shí)現(xiàn)則下降至低電平。

所述多個(gè)鎖存器中的每個(gè)可以包括：輸入單元，適用于使用計(jì)數(shù)器時(shí)鐘和先前鎖存器級(jí)的輸出；反饋輸入單元，適用于使用計(jì)數(shù)器時(shí)鐘和下一鎖存器級(jí)的輸出；以及鎖存單元，適用于根據(jù)計(jì)數(shù)器時(shí)鐘的狀態(tài)來保持?jǐn)?shù)據(jù)。

根據(jù)本發(fā)明的另一實(shí)施例，一種CMOS圖像傳感器可以包括：像素陣列，適用于產(chǎn)生與入射光相對(duì)應(yīng)的模擬信號(hào)；模數(shù)轉(zhuǎn)換器，適用于將模擬信號(hào)與參考信號(hào)進(jìn)行比較，以及通過使用混合型計(jì)數(shù)器來產(chǎn)生與模擬信號(hào)相對(duì)應(yīng)的數(shù)字信號(hào)；以及控制器，適用于控制像素陣列和模數(shù)轉(zhuǎn)換器，其中，混合型計(jì)數(shù)器包括：基于鎖存器的雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器，適用于根據(jù)計(jì)數(shù)器時(shí)鐘來對(duì)模擬信號(hào)進(jìn)行計(jì)數(shù)，以及輸出十進(jìn)制碼數(shù)字信號(hào)的的低比特位；以及二進(jìn)制計(jì)數(shù)器，適用于從基于鎖存器的雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器接收計(jì)數(shù)結(jié)果的最高有效位，以及對(duì)最高有效位進(jìn)行計(jì)數(shù)以輸出數(shù)字信號(hào)的高比特位。

混合型計(jì)數(shù)器還可以包括：解碼器，適用于接收十進(jìn)制碼的數(shù)字信號(hào)的低比特位，以及將十進(jìn)制碼轉(zhuǎn)換成二進(jìn)制碼以輸出二進(jìn)制碼的數(shù)字信號(hào)的低比特位。

基于鎖存器的雙倍數(shù)據(jù)速率環(huán)形計(jì)數(shù)器可以包括：環(huán)型布置的多個(gè)鎖存器，其中，所述多個(gè)鎖存器包括交替布置的正邊沿觸發(fā)鎖存器和負(fù)邊沿觸發(fā)鎖存器，以及其中，當(dāng)前鎖存器級(jí)根據(jù)計(jì)數(shù)器時(shí)鐘來接收先前鎖存器級(jí)的輸出以移位至下一鎖存器級(jí)，接收下一鎖存器級(jí)的輸出來檢查至下一鎖存器級(jí)的數(shù)據(jù)移位，以及如果數(shù)據(jù)移位實(shí)現(xiàn)則下降至低電平。

所述多個(gè)鎖存器中的每個(gè)可以包括：輸入單元，適用于使用計(jì)數(shù)器時(shí)鐘和先前鎖存器級(jí)的輸出；反饋輸入單元，適用于使用計(jì)數(shù)器時(shí)鐘和下一鎖存器級(jí)的輸出；以及鎖存單元，適用于根據(jù)計(jì)數(shù)器時(shí)鐘的狀態(tài)來保持?jǐn)?shù)據(jù)。

根據(jù)本發(fā)明的實(shí)施例，由于環(huán)形計(jì)數(shù)器被實(shí)施為以雙倍數(shù)據(jù)速率操作，因此可以提高計(jì)數(shù)器的數(shù)據(jù)速率。

此外，根據(jù)本發(fā)明的實(shí)施例，基于鎖存器而非觸發(fā)器來實(shí)施環(huán)形計(jì)數(shù)器，這可以降低計(jì)數(shù)器的大小和計(jì)數(shù)器中切換的次數(shù)。

此外，根據(jù)本發(fā)明的實(shí)施例，切換次數(shù)的降低可以引起環(huán)形計(jì)數(shù)器及采用環(huán)形計(jì)數(shù)器的其他類型器件中功耗的降低。

此外，根據(jù)本發(fā)明的實(shí)施例，鎖存器電路可以接收下一級(jí)的負(fù)輸出作為反饋輸入。

此外，根據(jù)本發(fā)明的實(shí)施例，混合型計(jì)數(shù)器件被配置為使得低比特位部分通過使用基于鎖存器的DDR環(huán)形計(jì)數(shù)器來實(shí)施，而高比特位部分通過使用二進(jìn)制計(jì)數(shù)器來實(shí)施。

附圖說明

圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的環(huán)形計(jì)數(shù)器的電路圖。

圖2是圖1中的環(huán)形計(jì)數(shù)器的時(shí)序圖。

圖3是根據(jù)本發(fā)明的一個(gè)實(shí)施例的混合型計(jì)數(shù)器的示意圖。

圖4是根據(jù)本發(fā)明的一個(gè)實(shí)施例的基于鎖存器的DDR環(huán)形計(jì)數(shù)器和解碼器的電路圖。

圖5是根據(jù)本發(fā)明的一個(gè)實(shí)施例的混合型計(jì)數(shù)器和DDR環(huán)形計(jì)數(shù)器的時(shí)序圖。

圖6A至圖6C是根據(jù)本發(fā)明的一個(gè)實(shí)施例的鎖存器的詳細(xì)電路圖。

圖7是根據(jù)本發(fā)明的一個(gè)實(shí)施例的CMOS圖像傳感器的框圖。

具體實(shí)施方式

下面將參照附圖來更詳細(xì)地描述各種實(shí)施例。然而，本發(fā)明可以以不同的形式來實(shí)施，而不應(yīng)當(dāng)被解釋為局限于本文中所闡述的實(shí)施例。相反地，這些實(shí)施例被提供以使得本公開將徹底且完整。貫穿本公開，相同的附圖標(biāo)記在本發(fā)明的各種附圖和實(shí)施例中始終指代相同的部分。

在本公開中，當(dāng)一部分被稱作“連接”至另一部分時(shí)，應(yīng)當(dāng)理解為前者可以“直接連接”至后者，或者經(jīng)由中間部分“電連接”至后者。此外，術(shù)語“包含”、“包括”和“具有”等在本文中使用時(shí)應(yīng)當(dāng)被理解為除明確規(guī)定的那些元件之外，還允許存在其他未規(guī)定元件的包容性術(shù)語。此外，除非另外明確規(guī)定，否則單數(shù)術(shù)語可以包括復(fù)數(shù)形式。

現(xiàn)在參見圖1，根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供了環(huán)形計(jì)數(shù)器的電路圖。用于例如單斜坡模數(shù)轉(zhuǎn)換器的環(huán)形計(jì)數(shù)器120可以根據(jù)計(jì)數(shù)器時(shí)鐘來對(duì)數(shù)據(jù)信號(hào)(例如，比較器輸出信號(hào))的特定脈沖時(shí)段進(jìn)行計(jì)數(shù)。為了此操作，時(shí)鐘控制器110可以接收比較器輸出信號(hào)CDS_OUT和時(shí)鐘輸入信號(hào)CLK_IN，且可以產(chǎn)生與比較器輸出信號(hào)CDS_OUT同步的計(jì)數(shù)器時(shí)鐘CLK以輸出給環(huán)形計(jì)數(shù)器120。時(shí)鐘控制器110可以利用對(duì)比較器輸出信號(hào)CDS_OUT與時(shí)鐘輸入信號(hào)CLK_IN執(zhí)行“與”運(yùn)算的“與”門來實(shí)施。

環(huán)形計(jì)數(shù)器120可以包括環(huán)型耦接的多個(gè)級(jí)，例如，第一級(jí)121至第四級(jí)124。第一級(jí)121可以包括具有設(shè)置端子SET、用于從第四級(jí)124接收輸出信號(hào)Q的輸入端子D以及用于從時(shí)鐘控制器110接收計(jì)數(shù)器時(shí)鐘CLK的時(shí)鐘端子K的D觸發(fā)器。第二級(jí)122可以包括具有復(fù)位端子RESET、用于接收第一級(jí)121的輸出信號(hào)Q的輸入端子D以及用于從時(shí)鐘控制器110接收計(jì)數(shù)器時(shí)鐘CLK的時(shí)鐘端子K的D觸發(fā)器。第三級(jí)123可以包括具有復(fù)位端子RESET、用于接收第二級(jí)122的輸出信號(hào)Q的輸入端子D以及用于從時(shí)鐘控制器110接收計(jì)數(shù)器時(shí)鐘CLK的時(shí)鐘端子的D觸發(fā)器。第四級(jí)124可以包括具有復(fù)位端子RESET、用于接收第三級(jí)123的輸出信號(hào)Q的輸入端子D以及用于從時(shí)鐘控制器110接收計(jì)數(shù)器時(shí)鐘CLK的時(shí)鐘端子K的D觸發(fā)器。

根據(jù)表示計(jì)數(shù)結(jié)果的數(shù)字信號(hào)的位數(shù)，環(huán)形計(jì)數(shù)器120還可以包括更多個(gè)級(jí)。雖然在圖1中為了方便描述而示出環(huán)形計(jì)數(shù)器120可以包括僅第一級(jí)121至第四級(jí)124，但是環(huán)形計(jì)數(shù)器120中的級(jí)數(shù)可以根據(jù)數(shù)字信號(hào)或二進(jìn)制碼的位數(shù)而變化。圖1圖示了環(huán)形計(jì)數(shù)器120可以產(chǎn)生四位二進(jìn)制碼A至D的示例。

如圖1中所示，基于觸發(fā)器的環(huán)形計(jì)數(shù)器120可以在每個(gè)時(shí)鐘周期處對(duì)脈沖進(jìn)行移位，且在與級(jí)數(shù)相對(duì)應(yīng)的時(shí)鐘周期已經(jīng)經(jīng)過之后對(duì)新脈沖重復(fù)移位操作。例如，環(huán)形計(jì)數(shù)器120可以具有一體式時(shí)鐘移位寄存器(one-clock shift register)的形式，在所述一體式時(shí)鐘移位寄存器中，環(huán)形計(jì)數(shù)器120的多個(gè)級(jí)121至124中的每個(gè)級(jí)可以響應(yīng)于經(jīng)由時(shí)鐘端子而接收到的計(jì)數(shù)器時(shí)鐘來將一個(gè)脈沖順序地移位至下一級(jí)。

圖2是圖1中的環(huán)形計(jì)數(shù)器的時(shí)序圖。

例如，第一級(jí)121的輸出A可以通過設(shè)置脈沖SET_PULSE而被設(shè)置為高電平，而第二級(jí)122至第四級(jí)124的輸出B至D可以通過設(shè)置脈沖SET_PULSE而被復(fù)位為低電平。第一級(jí)121至第四級(jí)124中的每個(gè)級(jí)可以響應(yīng)于經(jīng)由各個(gè)時(shí)鐘端子Qb而輸入的計(jì)數(shù)器時(shí)鐘CLK來將來自其先前級(jí)的輸出A、B、C或D順序地移位一個(gè)時(shí)鐘。例如，在計(jì)數(shù)器時(shí)鐘CLK的第一上升沿處，輸出A的高電平可以從第一級(jí)121移位至第二級(jí)122，輸出B的低電平可以從第二級(jí)122移位至第三級(jí)123，輸出C的低電平可以從第三級(jí)123移位至第四級(jí)124，以及輸出D的低電平可以從第四級(jí)124移位至第一級(jí)121。

隨后，在輸入至?xí)r鐘端子Qb的計(jì)數(shù)器時(shí)鐘CLK的第二上升沿處，每個(gè)級(jí)的輸出A至D可以被移位至下一級(jí)。相應(yīng)地，第三級(jí)123的輸出C可以切換至高電平。接下來，在計(jì)數(shù)器時(shí)鐘CLK的第三上升沿處，每個(gè)級(jí)的輸出A至D可以移位至下一級(jí)。相應(yīng)地，第四級(jí)124的輸出D可以切換至高電平。之后，每個(gè)級(jí)的輸出A至D可以移位至下一級(jí)。相應(yīng)地，第一級(jí)121的輸出A可以切換至高電平。

然而，在圖1的環(huán)形計(jì)數(shù)器120中，在針對(duì)10位計(jì)數(shù)器結(jié)構(gòu)的全計(jì)數(shù)的情況下可以存在2046個(gè)切換，且低比特位部分中的切換次數(shù)可以遠(yuǎn)大于高比特位部分中的切換次數(shù)。例如，2046個(gè)切換中的1792個(gè)切換集中在與三個(gè)最低有效位位置相對(duì)應(yīng)的三個(gè)級(jí)中。結(jié)果，在與低比特位部分相對(duì)應(yīng)的級(jí)中可能消耗大量功率。

因此，為了降低功耗，在根據(jù)本發(fā)明的計(jì)數(shù)器的實(shí)施例中，可以使用基于鎖存器的雙倍數(shù)據(jù)速率(DDR)環(huán)形計(jì)數(shù)器來實(shí)施經(jīng)歷大量切換的與例如較低八比特位相對(duì)應(yīng)的低比特位部分，而可以使用波紋計(jì)數(shù)器(ripper counter)來實(shí)施經(jīng)歷少量切換的與例如較高兩比特位相對(duì)應(yīng)的高比特位部分。DDR環(huán)形計(jì)數(shù)器可以連同基于鎖存器的DDR環(huán)形計(jì)數(shù)器來實(shí)施。

在一個(gè)實(shí)施例中，通過使用基于改進(jìn)的鎖存器結(jié)構(gòu)的環(huán)型移位寄存器而非基于觸發(fā)器的環(huán)形計(jì)數(shù)器來實(shí)施DDR環(huán)形計(jì)數(shù)器，以便使雙倍數(shù)據(jù)速率計(jì)數(shù)成為可能，且可以將切換次數(shù)降低一半。

換言之，DDR環(huán)形計(jì)數(shù)器可以根據(jù)基于鎖存器的DDR環(huán)型移位寄存器來實(shí)施，以使雙倍數(shù)據(jù)速率計(jì)數(shù)成為可能，并且降低切換次數(shù)。如果使用基于鎖存器的八位DDR環(huán)形計(jì)數(shù)器來實(shí)施與較低三比特位相對(duì)應(yīng)的低比特位部分，則切換次數(shù)將降低為1024(＝128個(gè)切換×8級(jí))，相比于圖1的傳統(tǒng)環(huán)形計(jì)數(shù)器中的切換次數(shù)1792，導(dǎo)致切換降低了43％。

如圖3中所示，根據(jù)本發(fā)明的一個(gè)實(shí)施例的混合型計(jì)數(shù)器300可以包括：基于鎖存器的DDR環(huán)形計(jì)數(shù)器310，被配置為根據(jù)計(jì)數(shù)器時(shí)鐘CLK而以雙倍數(shù)據(jù)速率對(duì)低比特位進(jìn)行計(jì)數(shù)并按照十進(jìn)制碼來輸出計(jì)數(shù)結(jié)果；解碼器320，被配置為將來自基于鎖存器的DDR環(huán)形計(jì)數(shù)器310的計(jì)數(shù)結(jié)果的十進(jìn)制碼解碼成二進(jìn)制碼以輸出二進(jìn)制碼的計(jì)數(shù)結(jié)果；以及二進(jìn)制計(jì)數(shù)器330，被配置為從基于鎖存器的DDR環(huán)形計(jì)數(shù)器310接收最高有效位并對(duì)其進(jìn)行計(jì)數(shù)以輸出高比特位。

混合型計(jì)數(shù)器300可以根據(jù)計(jì)數(shù)器時(shí)鐘來對(duì)數(shù)據(jù)信號(hào)(例如，比較器輸出信號(hào))的特定脈沖時(shí)段進(jìn)行計(jì)數(shù)。為了此操作，時(shí)鐘控制器110可以接收比較器輸出信號(hào)CDS_OUT和時(shí)鐘CLK_IN，并產(chǎn)生與比較器輸出信號(hào)CDS_OUT同步的計(jì)數(shù)器時(shí)鐘CLK以輸出給混合型計(jì)數(shù)器300。時(shí)鐘控制器110可以利用對(duì)比較器輸出信號(hào)CDS_OUT與時(shí)鐘輸入信號(hào)CLK_IN執(zhí)行“與”運(yùn)算的“與”門來實(shí)施。

在基于鎖存器的DDR環(huán)形計(jì)數(shù)器310中，可以交替地布置正邊沿觸發(fā)鎖存器和負(fù)邊沿觸發(fā)鎖存器。當(dāng)前鎖存器級(jí)可以根據(jù)計(jì)數(shù)器時(shí)鐘來接收先前鎖存器級(jí)的輸出以移位至下一鎖存器級(jí)。當(dāng)前鎖存器級(jí)可以接收下一級(jí)鎖存器的輸出以檢查先前鎖存器級(jí)的輸出是否被移位至下一鎖存器級(jí)。如果是，則當(dāng)前鎖存器級(jí)可以降低為低電平。因此，基于鎖存器的DDR環(huán)形計(jì)數(shù)器310可以以雙倍數(shù)據(jù)速率(DDR)來操作，下面參照?qǐng)D4和圖5來對(duì)此進(jìn)行詳細(xì)描述。

解碼器320可以為可選組件，該組件被配置為：從基于鎖存器的DDR環(huán)形計(jì)數(shù)器310接收十進(jìn)制碼的計(jì)數(shù)結(jié)果，執(zhí)行與運(yùn)算以將十進(jìn)制碼轉(zhuǎn)換成二進(jìn)制碼，以及輸出二進(jìn)制碼的計(jì)數(shù)結(jié)果。下面參照?qǐng)D4來描述解碼器320的細(xì)節(jié)。

二進(jìn)制計(jì)數(shù)器330可以通過波紋計(jì)數(shù)器來實(shí)施，該波紋計(jì)數(shù)器被配置為：經(jīng)由其計(jì)數(shù)器端子來接收來自基于鎖存器的DDR環(huán)形計(jì)數(shù)器310的計(jì)數(shù)結(jié)果的最高有效位，對(duì)最高有效位進(jìn)行計(jì)數(shù)，以及輸出混合型計(jì)數(shù)器300的總的計(jì)數(shù)結(jié)果的高比特位。波紋計(jì)數(shù)器可以包括與對(duì)應(yīng)于計(jì)數(shù)結(jié)果的數(shù)字信號(hào)的位數(shù)相對(duì)應(yīng)的多個(gè)級(jí)。

波紋計(jì)數(shù)器可以具有級(jí)聯(lián)結(jié)構(gòu)，在級(jí)聯(lián)結(jié)構(gòu)中，多個(gè)級(jí)可以通過相應(yīng)前級(jí)的輸出來順序地切換。例如，第一級(jí)可以響應(yīng)于經(jīng)由其時(shí)鐘端子輸入的信號(hào)而切換。第二級(jí)可以響應(yīng)于經(jīng)由其時(shí)鐘端子輸入的第一級(jí)的輸出而切換，以及第n級(jí)可以響應(yīng)于經(jīng)由其時(shí)鐘端子輸入的第(n-1)級(jí)的輸出而切換。通過第一級(jí)而輸出的第一位信號(hào)MSB<0>可以在時(shí)鐘CLK的上升沿處切換。通過第二級(jí)而輸出的第二位信號(hào)MSB<1>可以在第一級(jí)的輸出的下降沿處切換。結(jié)果，第一位信號(hào)至第n位信號(hào)的時(shí)段可以順序地加倍。

如上所述，根據(jù)本發(fā)明的一個(gè)實(shí)施例，基于鎖存器的DDR環(huán)形計(jì)數(shù)器310可以對(duì)脈沖時(shí)段進(jìn)行計(jì)數(shù)，并將其計(jì)數(shù)結(jié)果按照十進(jìn)制碼輸出作為混合型計(jì)數(shù)器300的計(jì)數(shù)結(jié)果的低比特位(例如，較低八位)?；阪i存器的DDR環(huán)形計(jì)數(shù)器310可以將其計(jì)數(shù)結(jié)果的最高有效位反饋給二進(jìn)制計(jì)數(shù)器330的時(shí)鐘端子，使得最高有效位可以用作用于操作二進(jìn)制計(jì)數(shù)器330的時(shí)鐘信號(hào)。結(jié)果，二進(jìn)制計(jì)數(shù)器330可以對(duì)最高有效位進(jìn)行計(jì)數(shù)，并將其計(jì)數(shù)結(jié)果輸出作為混合型計(jì)數(shù)器300的計(jì)數(shù)結(jié)果的高比特位(例如，較高兩比特位)。

下面是通過使用傳統(tǒng)的二進(jìn)制計(jì)數(shù)器和根據(jù)本發(fā)明的一個(gè)實(shí)施例的混合型計(jì)數(shù)器來對(duì)“62”計(jì)數(shù)的示例。

1.通過使用傳統(tǒng)的10位二進(jìn)制計(jì)數(shù)器對(duì)“62”進(jìn)行計(jì)數(shù)：“0000111110”

2.通過使用根據(jù)本發(fā)明的一個(gè)實(shí)施例的混合型計(jì)數(shù)器(采用例如8級(jí)DDR環(huán)形計(jì)數(shù)器)來對(duì)“62”進(jìn)行計(jì)數(shù)：

62＝8×7+6

即，當(dāng)“62”除以8時(shí)，商是“7”，而余數(shù)是“6”。

余數(shù)“6”可以通過基于鎖存器的DDR環(huán)形計(jì)數(shù)器310來計(jì)數(shù)，且可以以十進(jìn)制形式“00100000”來輸出。商“7”可以從基于鎖存器的DDR環(huán)形計(jì)數(shù)器310的計(jì)數(shù)結(jié)果的最高有效位開始通過二進(jìn)制計(jì)數(shù)器330計(jì)數(shù)，且以二進(jìn)制形式“00000111”來輸出。

如圖4中所示，根據(jù)本發(fā)明的一個(gè)實(shí)施例的基于鎖存器的DDR環(huán)形計(jì)數(shù)器310可以包括環(huán)型耦接的多個(gè)鎖存器311-318。在多個(gè)鎖存器311-318之中，鎖存器311、313、315和317可以為正邊沿觸發(fā)鎖存器，而鎖存器312、314、316和318可以為負(fù)邊沿觸發(fā)鎖存器。正邊沿觸發(fā)鎖存器與負(fù)邊沿觸發(fā)鎖存器可以交替布置。因此，當(dāng)前鎖存器級(jí)可以根據(jù)計(jì)數(shù)器時(shí)鐘來接收先前鎖存器級(jí)的輸出以移位至下一鎖存器級(jí)。當(dāng)前鎖存器級(jí)可以接收下一鎖存器級(jí)的輸出以檢查先前鎖存器級(jí)的輸出是否被移位至下一鎖存器級(jí)。如果是，則當(dāng)前鎖存器級(jí)可以降低為低電平。結(jié)果，基于鎖存器的DDR環(huán)形計(jì)數(shù)器310可以以雙倍數(shù)據(jù)速率(DDR)來操作。

參見圖4，基于鎖存器的DDR環(huán)形計(jì)數(shù)器310可以包括環(huán)型耦接的第一鎖存器311至第八鎖存器318。第一鎖存器311可以是具有時(shí)鐘端子CLK和用于接收設(shè)置脈沖信號(hào)SET_PULSE的設(shè)置端子SET的正邊沿觸發(fā)鎖存器。第三鎖存器313、第五鎖存器315和第七鎖存器317可以為正邊沿觸發(fā)鎖存器，其中的每個(gè)都具有時(shí)鐘端子CLK和用于接收設(shè)置脈沖信號(hào)SET_PULSE的復(fù)位端子RESET。第二鎖存器312、第四鎖存器314、第六鎖存316和第八鎖存器318可以為負(fù)邊沿觸發(fā)鎖存器，其中的每個(gè)都具有反相時(shí)鐘端子和用于接收設(shè)置脈沖信號(hào)SET_PULSE的復(fù)位端子RESET。

第一鎖存器311可以經(jīng)由其時(shí)鐘端子從時(shí)鐘控制器110接收計(jì)數(shù)器時(shí)鐘CLK，經(jīng)由其第一輸入端子IN1接收第八鎖存器318的正輸出Q<7>，以及經(jīng)由其第二輸入端子IN2接收第二鎖存器312的負(fù)輸出QB。第二鎖存器312可以經(jīng)由其反相時(shí)鐘端子接收計(jì)數(shù)器時(shí)鐘CLK，經(jīng)由其第一輸入端子IN1接收第一鎖存器311的正輸出Q<0>，以及經(jīng)由其第二輸入端子IN2接收第三鎖存器313的負(fù)輸出QB。第三鎖存器313可以經(jīng)由其時(shí)鐘端子接收計(jì)數(shù)器時(shí)鐘CLK，經(jīng)由其第一輸入端子IN1接收第二鎖存器312的正輸出Q<1>，以及經(jīng)由其第二輸入端子IN2接收第四鎖存器314的負(fù)輸出QB。第四鎖存器314可以經(jīng)由其反相時(shí)鐘端子接收計(jì)數(shù)器時(shí)鐘CLK，經(jīng)由其第一輸入端子IN1接收第三鎖存器313的正輸出Q<2>，以及經(jīng)由其第二輸入端子IN2接收第五鎖存器315的負(fù)輸出QB。第五鎖存器315可以經(jīng)由其時(shí)鐘端子接收計(jì)數(shù)器時(shí)鐘CLK，經(jīng)由其第一輸入端子IN1接收第四鎖存器314的正輸出Q<3>，以及經(jīng)由其第二輸入端子IN2接收第六鎖存器316的負(fù)輸出QB。第六鎖存器316可以經(jīng)由其反相時(shí)鐘端子接收計(jì)數(shù)器時(shí)鐘CLK，經(jīng)由其第一輸入端子IN1接收第五鎖存器315的正輸出Q<4>，以及經(jīng)由其第二輸入端子IN2接收第七鎖存器317的負(fù)輸出QB。第七鎖存器317可以經(jīng)由其時(shí)鐘端子接收計(jì)數(shù)器時(shí)鐘CLK，經(jīng)由其第一輸入端子IN1接收第六鎖存器316的正輸出Q<5>，以及經(jīng)由其第二輸入端子IN2接收第八鎖存器318的負(fù)輸出QB。第八鎖存器318可以經(jīng)由其反相時(shí)鐘端子接收計(jì)數(shù)器時(shí)鐘CLK，經(jīng)由其第一輸入端子IN1接收第七鎖存器317的正輸出Q<6>，以及經(jīng)由其第二輸入端子IN2接收第一鎖存器311的負(fù)輸出QB。

基于鎖存器的DDR環(huán)形計(jì)數(shù)器310中的級(jí)數(shù)可以根據(jù)與計(jì)數(shù)結(jié)果相對(duì)應(yīng)的數(shù)字信號(hào)的位數(shù)而變化。雖然為了描述方便而在圖4中示出了基于鎖存器的DDR環(huán)形計(jì)數(shù)器310可以包括8個(gè)級(jí)，諸如第一鎖存器311至第八鎖存器318，但基于鎖存器的DDR環(huán)形計(jì)數(shù)器310中的級(jí)數(shù)可以根據(jù)數(shù)字信號(hào)或十進(jìn)制碼(例如，Q<0>至Q<7>)的位數(shù)而變化。

如上所述，正邊沿觸發(fā)鎖存器311、313、315和317與負(fù)邊沿觸發(fā)鎖存器312、314、316和318可以交替地布置在基于鎖存器的DDR環(huán)形計(jì)數(shù)器310中。此外，第一鎖存器311可以具有設(shè)置端子，而其他鎖存器(即，第二鎖存器312至第八鎖存器318)可以具有相應(yīng)的復(fù)位輸入端子。雖然在圖4中示出了第一鎖存器311可以從外部控制器(例如，時(shí)序發(fā)生器(未示出))接收設(shè)置脈沖信號(hào)SET_PULSE，且第二鎖存器312至第八鎖存器318可以接收設(shè)置脈沖信號(hào)SET_PULSE并將其內(nèi)部地反相，但是第二鎖存器312至第八鎖存器318可以被實(shí)施為從外部控制器接收單獨(dú)的復(fù)位脈沖信號(hào)。

在初始化或初始時(shí)序過程期間，第一鎖存器311的輸出可以被設(shè)置為高電平，而剩余的第二鎖存器312至第八鎖存器318的輸出可以被設(shè)置為低電平。之后，如果從時(shí)鐘發(fā)生器110接收到與比較器輸出信號(hào)CDS_OUT同步的計(jì)數(shù)器時(shí)鐘CLK，則每個(gè)鎖存器可以接收其先前級(jí)的正輸出Q，將來自先前級(jí)的高電平脈沖移位至下一級(jí)，以及在將脈沖移位至下一級(jí)通過下一級(jí)的負(fù)輸出QB而實(shí)現(xiàn)時(shí)，將其自身的高電平輸出改變?yōu)榈碗娖健?/p>

同時(shí)，解碼器320可以包括第一與門321至第八與門328。解碼器320可以為適用于在解碼器320需要輸出二進(jìn)制碼數(shù)據(jù)而非十進(jìn)制碼數(shù)據(jù)時(shí)所使用的可選組件，從而可以根據(jù)接收解碼器320的輸出的數(shù)字模塊的操作來選擇性地采用。

第一與門321可以對(duì)第一鎖存器311的輸出與第二鎖存器312的輸出(它們可以是十進(jìn)制碼位)執(zhí)行與運(yùn)算，并將運(yùn)算結(jié)果轉(zhuǎn)換成二進(jìn)制碼位LSB<0>。第二與門322可以對(duì)第二鎖存器312的輸出與第三鎖存器313的輸出執(zhí)行與運(yùn)算，并將運(yùn)算結(jié)果輸出作為二進(jìn)制碼位LSB<1>。第三與門323可以對(duì)第三鎖存器313的輸出與第四鎖存器314的輸出執(zhí)行與運(yùn)算，并將運(yùn)算結(jié)果輸出作為二進(jìn)制碼位LSB<2>。第四與門324可以對(duì)第四鎖存器314的輸出與第五鎖存器315的輸出執(zhí)行與運(yùn)算，并將運(yùn)算結(jié)果輸出作為二進(jìn)制碼位LSB<3>。第五與門325可以對(duì)第五鎖存器315的輸出與第六鎖存器316的輸出執(zhí)行與運(yùn)算，并將運(yùn)算結(jié)果輸出作為二進(jìn)制碼位LSB<4>。第六與門326可以對(duì)第六鎖存器316的輸出與第七鎖存器317的輸出執(zhí)行與運(yùn)算，并將運(yùn)算結(jié)果輸出作為二進(jìn)制碼位LSB<5>。第七與門327可以對(duì)第七鎖存器317的輸出與第八鎖存器318的輸出執(zhí)行與運(yùn)算，并將運(yùn)算結(jié)果輸出作為二進(jìn)制碼位LSB<6>。第八與門328可以對(duì)第八鎖存器318的輸出與第一鎖存器311的輸出執(zhí)行與運(yùn)算，并將運(yùn)算結(jié)果輸出作為二進(jìn)制碼位LSB<7>。

圖5是圖3的混合型計(jì)數(shù)器以及圖4的DDR環(huán)形計(jì)數(shù)器的時(shí)序圖，且展示了在混合型計(jì)數(shù)器300可以包括由8個(gè)鎖存器組成的DDR環(huán)形計(jì)數(shù)器310和由兩個(gè)觸發(fā)器組成的二進(jìn)制計(jì)數(shù)器330的情況下，混合型計(jì)數(shù)器300的操作。

首先，可以輸入設(shè)置脈沖信號(hào)SET_PULSE來初始化第一鎖存器311至第八鎖存器318。相應(yīng)地，第一鎖存器311的輸出可以被設(shè)置為高電平，而剩余的第二鎖存器312至第八鎖存器318的輸出可以被設(shè)置為低電平。

隨后，第一鎖存器311的正輸出Q<0>可以由于反饋輸入單元的操作、同步于計(jì)數(shù)器時(shí)鐘信號(hào)CLK的下降沿而通過第二鎖存器312的負(fù)輸出QB<1>的低電平和計(jì)數(shù)器時(shí)鐘信號(hào)CLK的低電平而從高電平改變?yōu)榈碗娖?，將參照?qǐng)D6A來描述反饋輸入單元。第一鎖存器311的輸出可以維持低電平，直到第八鎖存器318的正輸出Q<7>和計(jì)數(shù)器時(shí)鐘CLK通過將參照?qǐng)D6A來描述的輸入單元的操作而達(dá)到高電平為止。

在此期間，第二鎖存器312的正輸出Q<1>可以通過第一鎖存器311的正輸出Q<0>和計(jì)數(shù)器時(shí)鐘信號(hào)CLK二者的高電平而從低電平改變?yōu)楦唠娖剑约翱梢酝ㄟ^第三鎖存器313的負(fù)輸出QB<2>和計(jì)數(shù)器時(shí)鐘信號(hào)CLK二者的低電平而從高電平改變?yōu)榈碗娖?。此外，第二鎖存器312可以維持正輸出Q<1>，直到第一鎖存器311的正輸出Q<0>和計(jì)數(shù)器時(shí)鐘CLK可以達(dá)到高電平為止。第三鎖存器313至第八鎖存器318的輸出可以類似于上述的輸出Q<0>和Q<1>。

圖6A至圖6C是根據(jù)本發(fā)明的一個(gè)實(shí)施例的鎖存器的詳細(xì)電路圖。圖6A圖示了具有設(shè)置輸入的正邊沿觸發(fā)鎖存器。圖6B圖示了具有復(fù)位輸入的正邊沿觸發(fā)鎖存器及其時(shí)序圖。圖6C圖示了具有復(fù)位輸入的負(fù)邊沿觸發(fā)鎖存器及其時(shí)序圖。

用于具有設(shè)置輸入的鎖存器的初始化電壓可以與用于具有復(fù)位輸入的鎖存器的初始化電壓不同。例如，由于圖4中的第一鎖存器311的輸出Q<0>可以從圖5中所示的高電平開始，因此圖6A中所示的其鎖存單元63中的反相器的輸入節(jié)點(diǎn)要被下拉至地電壓電平。因此，初始輸入至鎖存器的設(shè)置端子的高電平的設(shè)置脈沖SET可以將鎖存單元63中的反相器的輸入節(jié)點(diǎn)下拉至地電壓電平。

圖4中的第二鎖存器312至第八鎖存器318的輸出可以從圖5中所示的低電平開始，以及他們的鎖存單元63中的反相器的輸入節(jié)點(diǎn)要被上拉至電源電壓電平。因此，初始輸入至圖6B或圖6C中所示的鎖存單元63的復(fù)位端子的低電平的設(shè)置脈沖SET可以將鎖存單元63中的反相器的輸入節(jié)點(diǎn)上拉至電源電壓電平。

如圖6A至圖6C中所示，根據(jù)本發(fā)明的一個(gè)實(shí)施例的鎖存器可以包括：輸入單元61，被配置為使用計(jì)數(shù)器時(shí)鐘CLK和先前鎖存器級(jí)的輸出作為輸入；反饋輸入單元62，被配置為使用反相的計(jì)數(shù)器時(shí)鐘CLK_N和下一鎖存器級(jí)的負(fù)輸出作為輸入；以及鎖存單元63，被配置為根據(jù)時(shí)鐘狀態(tài)來保持?jǐn)?shù)據(jù)。

當(dāng)先前鎖存器級(jí)的輸出和計(jì)數(shù)器時(shí)鐘CLK(可選地，反相計(jì)數(shù)器時(shí)鐘CLK_N)二者都處于高電平時(shí)，輸入單元61可以被配置為使得當(dāng)前鎖存器級(jí)可以輸出高電平。

當(dāng)下一鎖存器級(jí)的輸出改變?yōu)楦唠娖綍r(shí)，反饋輸入單元62可以接收反相計(jì)數(shù)器時(shí)鐘CLK_N和下一級(jí)的負(fù)輸出以允許當(dāng)前鎖存器級(jí)的輸出下降至低電平。由于反饋輸入單元62可以通過使用PMOS輸入級(jí)來實(shí)施，因此與NMOS輸入級(jí)相反，當(dāng)反相計(jì)數(shù)器時(shí)鐘CLK_N(可選地，計(jì)數(shù)器時(shí)鐘CLK)和下一級(jí)的負(fù)輸出二者都被激活為低電平時(shí)，反饋輸入單元62可以導(dǎo)通。

這里，鎖存器可以被布置為使得在先前鎖存器級(jí)與當(dāng)前鎖存器級(jí)之間以及當(dāng)前鎖存器級(jí)與下一鎖存器級(jí)之間，時(shí)鐘相位可以彼此相反。這種鎖存器布置可以通過交替地布置正邊沿觸發(fā)鎖存器和負(fù)邊沿觸發(fā)鎖存器來完成。結(jié)果，相比于先前鎖存器級(jí)，當(dāng)前鎖存器級(jí)的狀態(tài)轉(zhuǎn)變時(shí)序可以被移位半個(gè)移位時(shí)鐘周期，從而啟動(dòng)雙倍數(shù)據(jù)速率操作。

此外，鎖存單元63的時(shí)鐘相位可以被設(shè)置為與輸入單元61的時(shí)鐘相位相反，以防止某個(gè)間隔中鎖存單元63的浮置狀態(tài)，在所述某個(gè)間隔中，經(jīng)由輸入單元61中的第一輸入端子IN1而輸入的先前鎖存器級(jí)的輸出可以為低電平，而經(jīng)由反饋輸入單元62中的第二輸入端子IN2而輸入的下一鎖存器級(jí)的輸出可以為高電平。

參見圖6B，在具有復(fù)位輸入的正邊沿觸發(fā)鎖存器中，當(dāng)輸入至輸入單元61中的第一輸入端子IN1的先前鎖存器級(jí)的輸出以及計(jì)數(shù)器時(shí)鐘CLK二者都處于高電平時(shí)，鎖存器的輸出Q可以處于高電平。

此外，當(dāng)輸入至反饋輸入單元62中的第二輸入端子IN2的下一鎖存器級(jí)的負(fù)輸出可以處于低電平且反相計(jì)數(shù)器時(shí)鐘CLK_N可以下降至低電平(即，計(jì)數(shù)器時(shí)鐘CLK可以上升至高電平)時(shí)，鎖存器的輸出Q可以下降至低電平。

當(dāng)計(jì)數(shù)器時(shí)鐘CLK上升至高電平時(shí)，如果輸入至第一輸入端子IN1的先前鎖存器級(jí)的輸出處于高電平而輸入至第二輸入端子IN2的下一鎖存器級(jí)的負(fù)輸出處于低電平，則可以在鎖存單元63的電源電壓電平與地電壓電平之間形成短路路徑，使得鎖存器的輸出Q未知。然而，在正邊沿觸發(fā)鎖存器和負(fù)邊沿觸發(fā)鎖存器可以如上所述交替布置的結(jié)構(gòu)中，高電平信號(hào)和低電平信號(hào)可以分別被同時(shí)輸入至第一輸入端子IN1和第二輸入端子IN2是不可能的。

同時(shí)，在正邊沿觸發(fā)鎖存器中計(jì)數(shù)器時(shí)鐘CLK可以處于低電平時(shí)的間隔期間，當(dāng)前鎖存器級(jí)可以維持保持先前鎖存器級(jí)的輸出的狀態(tài)。

參見圖6C，在具有復(fù)位輸入的負(fù)邊沿觸發(fā)鎖存器中，當(dāng)輸入至第一輸入端子IN1的先前鎖存器級(jí)的輸出可以處于高電平且反相計(jì)數(shù)器時(shí)鐘CLK_N可以處于高電平(即，計(jì)數(shù)器時(shí)鐘CLK可以下降至低電平)時(shí)，鎖存器的輸出Q可以處于高電平。

此外，當(dāng)輸入至第二輸入端子IN2的下一鎖存器級(jí)的負(fù)輸出處于低電平且計(jì)數(shù)器時(shí)鐘CLK可以下降至低電平時(shí)，鎖存器的輸出Q可以下降至低電平。

當(dāng)計(jì)數(shù)器時(shí)鐘CLK下降至低電平時(shí)，如果輸入至第一輸入端子IN1的先前鎖存器級(jí)的輸出處于高電平而輸入至第二輸入端子IN2的下一鎖存器級(jí)的負(fù)輸出處于低電平，則在電源電壓電平與地電壓電平之間可以形成短路路徑，使得鎖存器的輸出Q未知。然而，在正邊沿觸發(fā)鎖存器與負(fù)邊沿觸發(fā)鎖存器可以如上所述交替布置的結(jié)構(gòu)中，高電平信號(hào)和低電平信號(hào)可以分別被同時(shí)輸入至第一輸入端子IN1和第二輸入端子IN2是不可能的。

同時(shí)，在負(fù)邊沿觸發(fā)鎖存器中計(jì)數(shù)器時(shí)鐘CLK可以處于高電平時(shí)的間隔期間，當(dāng)前鎖存器級(jí)可以維持保持先前鎖存器級(jí)的輸出的狀態(tài)。

參見圖7，根據(jù)本發(fā)明的一個(gè)實(shí)施例的CMOS圖像傳感器可以包括像素陣列710、驅(qū)動(dòng)器/地址解碼器720、控制器730、斜坡信號(hào)發(fā)生器740、比較器模塊750和混合型計(jì)數(shù)器模塊760。

像素陣列710可以包括被布置用來將入射光轉(zhuǎn)換成電模擬信號(hào)的多個(gè)單位像素。驅(qū)動(dòng)器/地址解碼器720可以逐行地控制像素陣列710的操作。控制器730可以產(chǎn)生用于控制CMOS圖像傳感器的組件的操作時(shí)序的時(shí)鐘和控制信號(hào)。通過控制器730產(chǎn)生的時(shí)鐘和控制信號(hào)可以包括時(shí)鐘CLK和初始化信號(hào)，例如，設(shè)置脈沖信號(hào)SET_PULSE。斜坡信號(hào)發(fā)生器740可以在控制器730的控制下產(chǎn)生要用作參考信號(hào)的斜坡信號(hào)，以輸出給比較器模塊750。

從像素陣列710讀取的模擬像素信號(hào)可以通過包括比較器模塊750和混合型計(jì)數(shù)器模塊760的模數(shù)轉(zhuǎn)換器而被轉(zhuǎn)換成數(shù)字信號(hào)?？梢灾鹆械貦z測和處理模擬像素信號(hào)。為了此操作，比較器模塊750可以包括多個(gè)比較器751，所述多個(gè)比較器751中的每個(gè)可以為各個(gè)列而設(shè)置，且可以將模擬像素信號(hào)與參考信號(hào)(即，斜坡信號(hào))進(jìn)行比較?；旌闲陀?jì)數(shù)器模塊760可以包括多個(gè)混合型計(jì)數(shù)器761，所述多個(gè)混合型計(jì)數(shù)器761中的每個(gè)可以為各個(gè)列而設(shè)置。由于逐列設(shè)置的多個(gè)信號(hào)處理電路同時(shí)地并行處理與一行相對(duì)應(yīng)的像素信號(hào)，因此CMOS傳感器可以在帶寬和噪聲方面表現(xiàn)出提升的性能，且可以允許高速操作。

像素陣列710可以順序地輸出表示用于相關(guān)雙采樣(correlated double sampling)的復(fù)位成分的第一模擬信號(hào)以及表示包括復(fù)位成分的圖像信號(hào)成分的第二模擬信號(hào)?；诘谝荒M信號(hào)和第二模擬信號(hào)，包括比較器模塊750和混合型計(jì)數(shù)器模塊760的模數(shù)轉(zhuǎn)換器可以在數(shù)字域中執(zhí)行相關(guān)雙采樣，即，數(shù)字雙采樣(DDS)。這里，可以采用DDS來消除列并行結(jié)構(gòu)中的列之中的單斜坡ADC電路的偏差。

模數(shù)轉(zhuǎn)換器可以對(duì)表示復(fù)位成分的第一模擬信號(hào)和表示圖像信號(hào)成分的第二模擬信號(hào)進(jìn)行計(jì)數(shù)。基于兩個(gè)計(jì)數(shù)結(jié)果，可以產(chǎn)生與第一模擬信號(hào)和第二模擬信號(hào)之差相對(duì)應(yīng)的數(shù)字信號(hào)。

雖然已經(jīng)出于說明的目的而描述了各種實(shí)施例，但是對(duì)于本領(lǐng)域技術(shù)人員將明顯的是，在不脫離所附權(quán)利要求中所限定的本發(fā)明的精神和/或范圍的情況下，可以作出各種改變和修改。