專利名稱：窄脈沖峰值保持裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及窄脈沖峰值保持電路。
背景技術(shù)：
隨著探測器技術(shù)的不斷發(fā)展，輸出信號越來越快，如微通道板(miCTochannelplates),光電倍增管(photomultipliers),通道電子倍增器(channeltrons)、電子倍增器(electron multipliers)、金剛石探測器(diamond detectors)的輸出信號前沿都為ns量級，對電子學(xué)測量提出了新的要求；在核物理實驗中，能量測量是最基本的測量，往往是通過對隨機(jī)信號幅度的測量來實現(xiàn)；對于隨機(jī)窄脈沖，傳統(tǒng)的測量方法是采用電荷積分，成形放大、峰值保持，再進(jìn)入ADC分析處理，而采用高速窄脈沖峰值檢測方法，可將窄脈沖信號的峰值直接保持，然后利用常規(guī)的A / D轉(zhuǎn)換技術(shù)或多道分析器進(jìn)行測量分析，從而降低了對后端采集系統(tǒng)的要求；這種新方法減少了中間環(huán)節(jié)，極大的簡化了信號測量系統(tǒng)，提高了系統(tǒng)實時處理信號的能力，在較高事例率的實驗條件下具有更大的優(yōu)越性。

發(fā)明內(nèi)容
本發(fā)明的目的在于避免現(xiàn)有技術(shù)的不足提供一種窄脈沖峰值保持裝置，能有效跟蹤并保持前沿小于2.5ns，脈寬小于IOns的脈沖信號的峰值，且具有大動態(tài)范圍和良好的線性，從而為核物理、粒子物理研究及其它相關(guān)領(lǐng)域中的高速窄脈沖信號處理，提供簡單可靠的方法與手段。實現(xiàn)上述目的，本發(fā)明采取的技術(shù)方案為:一種窄脈沖峰值保持裝置，其主要特點是包括有輸入電路通過匹配網(wǎng)絡(luò)Rl和R2與峰值保持電路的輸入端連接，峰值保持電路的輸出端連接帶有電平移動功能的緩沖器，緩沖器的輸出端為峰值保持信號Vout ;輸入電路還通過電容Cl與高速比較器 U2的輸入端連接；高速比較器的輸出端連接控制邏輯電路，控制邏輯電路的輸出端通過復(fù)位信號連接于峰值保持電路；高速比較器的另一輸入端接可調(diào)閾值電壓Vth。所述的窄脈沖峰值保持裝置，所述的峰值保持電路為匹配網(wǎng)絡(luò)Rl和R2與跨導(dǎo)運放Ul的高阻輸入端b極連接；跨導(dǎo)運放Ul的低阻端e極連接一個由電容C和電阻R3串聯(lián)而成的C-R電路；跨導(dǎo)運放Ul的電流輸出端c極連接高速肖特基二極管Dl的陽極和D2的陰極；D2的陽極接地；D1的陰極分別連接峰保持電容Cd、控制峰保持電壓泄放的DMOS模擬開關(guān)SI和帶電平移動的緩沖器。所述的窄脈沖峰值保持裝置，所述的帶電平移動的緩沖器包括有JFET管Q2為恒流源，Q2的柵極與負(fù)電源連接，源極通過電阻R4連接到負(fù)電源上JFET管Ql的柵極與Dl的陰極連接，漏極接正電源，源極通過高速肖特基二極管D3、D4電平移動后輸出峰值保持信號Vout。所述的窄脈沖峰值保持裝置，所述的控制邏輯電路包括兩個單穩(wěn)態(tài)電路U3和U4 ；U3的輸入端B與高速比較器U2輸出端連接；U3的輸入端A接地，U3的輸出端Q與單穩(wěn)態(tài)電路U4的輸入端A連接，U4的輸入端B接正電源，U4的輸出端Q與DMOS模擬開關(guān)SI的控制端連接，用以控制輸出峰值保持信號的泄放時間。所述的窄脈沖峰值保持裝置，還包括有電路基板為印刷電路板PCB的電路，或為三氧化二鋁(Al2O3)陶瓷基板的厚膜電路。本發(fā)明的有益效果在于:窄脈沖峰值保持裝置，可以跟蹤并保持前沿小于2.5ns、脈寬小于10ns、頻率在IOOHz — 2MHz范圍內(nèi)的脈沖信號；輸入脈沖范圍O — 5V ;線性的測量范圍從IOOmV - 3V時，積分非線性小于0.8% ;下垂速率小于1.3mV / us ;電路工作穩(wěn)定，抗干擾能力強。實現(xiàn)了寬動態(tài)范圍、窄脈沖的峰值檢測，具有良好的線性和精度?？蓪⒄}沖信號峰值直接保持，降低了對后端ADC的要求，極大的簡化了信號測量系統(tǒng)。


圖1為本發(fā)明的電路原理方框圖。圖2為本發(fā)明的電路圖。圖3為本發(fā)明時序圖。
具體實施方式
以下結(jié)合附圖對本發(fā)明的原理和特征進(jìn)行描述，所舉實例只用于解釋本發(fā)明，并非用于限定本發(fā)明的范圍。實施例1:見圖1，一種窄脈沖峰值保持裝置，包括有輸入電路通過匹配網(wǎng)絡(luò)Rl和R2與峰值保持電路的輸入端連接，峰值保持電路的輸出端連接帶有電平移動功能的緩沖器，緩沖器的輸出端為峰值保持信號Vout ;輸入電路還通過電容Cl與高速比較器U2的輸入端連接；高速比較器的輸出端連接控制邏輯電路，控制邏輯電路的輸出端通過復(fù)位信號連接于峰值保持電路；高速比較器的另一輸入端接可調(diào)閾值電壓Vth。本發(fā)明輸入信號Vin分為兩路，一路通過匹配網(wǎng)絡(luò)Rl和R2與峰值保持電路輸入端連接；另一路通過電容Cl與高速比較器U2 (型號:MAX9203)的輸入端連接。實施例2:見圖2，一種窄脈沖峰值保持裝置，所述的峰值保持電路為匹配網(wǎng)絡(luò)Rl和R2與跨導(dǎo)運放Ul的高阻輸入端b極連接；跨導(dǎo)運放Ul的低阻端e極連接一個由電容C和電阻R3串聯(lián)而成的C-R電路；跨導(dǎo)運放Ul的電流輸出端c極連接高速肖特基二極管Dl的陽極和D2的陰極；D2的陽極接地；D1的陰極分別連接峰保持電容Cd、控制峰保持電壓泄放的DMOS模擬開關(guān)SI和帶電平移動的緩沖器。峰值展寬電路由跨導(dǎo)運算放大器(0ΤΑ)、高速肖特基二極管、保持電容和DMOS模擬開關(guān)構(gòu)成。OTA可以看作是一個理想的晶體管，有三個端子，分別是高阻端b極、低阻端e極和電流輸出端c極。c極輸出的電流和輸入端b與e之間的電壓差(Vbe)成比例,如果Vbe為正，電流向上流出c極，反之若Vbe為負(fù)，則電流向下流入c極。但是要注意的是，OTA鏡像向上流出e極的電流信號和向下流入c極的電流信號，反之亦然。e端連接一個由電容C和電阻R3組成的C-R電路，當(dāng)b極輸入信號出現(xiàn)快速變化時，c - e電流將產(chǎn)生變化直到連接在e極的電容C通過電阻R3被完全充電為止，充電時間常數(shù)為τ ( τ = C*R3)。這個時間常數(shù)為τ的電流是輸入信號的派生。OTA的c極連接高速肖特基二極管Dl的陽極，Dl作為整流器件，只對從c極向上流出或向下流入e極的電流是暢通的，此時由OTA產(chǎn)生的輸出電流在保持電容Cd上積分。當(dāng)OTA輸出電流倒向，二極管DI被封鎖，反向輸出電流通過二極管D2泄放。此時電容Cd上保持的電壓峰值，送入帶電平移動的緩沖器。實施例3:見圖2，一種窄脈沖峰值保持裝置，所述的帶電平移動的緩沖器包括有JFET管Q2為恒流源，JFET管Q2的柵極與負(fù)電源連接，源極通過電阻R4連接到負(fù)電源上；JFET管Ql的柵極與Dl的陰極連接，漏極接正電源，源極通過高速肖特基二極管D3、D4電平移動后輸出峰值保持信號Vout。實施例4:見圖2，一種所述的窄脈沖峰值保持裝置，所述的控制邏輯電路包括兩個單穩(wěn)態(tài)電路U3 (型號:74LS123)和U4 (型號:74LS123) ;U3的輸入端B與高速比較器U2的輸出端連接；U3的輸入端A接地，U3的輸出端Q與單穩(wěn)態(tài)電路U4的輸入端A連接，U4的輸入端B接正電源，U4的輸出端Q與DMOS模擬開關(guān)SI的控制端連接，用以控制輸出峰值保持信號的泄放時間。見圖3，峰值保持信號Vout的保持時間由泄放開關(guān)SI控制。輸入信號Vin經(jīng)電容Cl進(jìn)入高速比較器U2，與可調(diào)閾值電壓Vth比較后輸出脈沖信號VA，在VA的上升沿處，第一個單穩(wěn)態(tài)電路U3輸出脈寬為tl的脈沖信號，tl為輸出峰值信號的保持時間。U3的輸出信號VB進(jìn)入第二個單穩(wěn)態(tài)電路U4，在VB的下降沿處，U4輸出脈寬為t2的脈沖VC，VC用來復(fù)位控制展寬信號泄放的DMOS模擬開關(guān)SI，t2為峰值展寬信號的泄放時間。窄脈沖峰值保持電路的工作過程:輸入窄脈沖信號Vin>0，當(dāng)Vin在OTA的輸入端(b極)快速上升時，c - e電流將產(chǎn)生變化，直到連接在e極的電容C通過電阻R3被完全充電為止，充電時間常數(shù)為C*R3，此時Vbe為正，電流從c極流出，流入e極，這兩個電流是鏡像的，二極管Dl導(dǎo)通，從c極流出的電流在保持電容Cd上積分；當(dāng)Vin開始下降時，Vbe為負(fù)，c極電流倒向， 二極管Dl截止，Vout信號保持在峰值處，直到控制泄放開關(guān)SI的復(fù)位信號VC為高電平時，峰值保持信號開始快速泄放。測試結(jié)果:輸入信號前沿為2.5ns、脈寬為10ns、頻率為2KHz，輸入幅度在IOOmV - 3V時，輸出信號的積分非線性小于0.6%;下垂速率小于1.3mV / us ;峰值保持時間在500ns - 50us范圍內(nèi)可調(diào)。上述發(fā)明窄脈沖峰值保持器采用電路基板為印刷電路板PCB的電路，或采用電路基板為二氧化二招(Al2O3)陶瓷基板的厚I吳電路。以上所述僅為本發(fā)明的較佳實施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種窄脈沖峰值保持裝置，其特征是包括有輸入電路通過匹配網(wǎng)絡(luò)Rl和R2與峰值保持電路的輸入端連接，峰值保持電路的輸出端連接帶有電平移動功能的緩沖器，緩沖器的輸出端為峰值保持信號Vout ;輸入電路還通過電容Cl與高速比較器U2的輸入端連接；高速比較器的輸出端連接控制邏輯電路，控制邏輯電路的輸出端通過復(fù)位信號連接于峰值保持電路；高速比較器的另一輸入端接可調(diào)閾值電壓Vth。
2.如權(quán)利要求1所述的窄脈沖峰值保持裝置，其特征是所述的峰值保持電路為匹配網(wǎng)絡(luò)Rl和R2與跨導(dǎo)運放Ul的高阻輸入端b極連接；跨導(dǎo)運放Ul的低阻端e極連接一個由電容C和電阻R3串聯(lián)而成的C-R電路；跨導(dǎo)運放Ul的電流輸出端c極連接高速肖特基二極管Dl的陽極和D2的陰極；D2的陽極接地；D1的陰極分別連接峰保持電容Cd、控制峰保持電壓泄放的DMOS模擬開關(guān)SI和帶電平移動的緩沖器。
3.如權(quán)利要求1所述的窄脈沖峰值保持裝置，其特征是所述的帶電平移動的緩沖器包括有JFET管Q2為恒流源，Q2的柵極與負(fù)電源連接，源極通過電阻R4連接到負(fù)電源上JFET管Ql的柵極與Dl的陰極連接，漏極接正電源，源極通過高速肖特基二極管D3、D4電平移動后輸出峰值保持信號Vout。
4.如權(quán)利要求1所述的窄脈沖峰值保持裝置，其特征是所述的控制邏輯電路包括兩個單穩(wěn)態(tài)電路U3和U4 ；U3的輸入端B與高速比較器U2的輸出端連接；U3的輸入端A接地，U3的輸出端Q與單穩(wěn)態(tài)電路U4的輸入端A連接，U4的輸入端B接正電源，U4的輸出端Q與DMOS模擬開關(guān)SI的控制端連接，用以控制輸出峰值保持信號的泄放時間。
5.如權(quán)利要求1所述的窄脈沖峰值保持裝置，其特征是還包括有電路基板為印刷電路板PCB的電路，或為三氧化二 鋁陶瓷基板的厚膜電路。
全文摘要
本發(fā)明涉及窄脈沖峰值保持電路。一種窄脈沖峰值保持裝置，其主要特點是包括有輸入電路通過匹配網(wǎng)絡(luò)R1和R2與峰值保持電路的輸入端連接，峰值保持電路的輸出端連接帶有電平移動功能的緩沖器，緩沖器的輸出端為峰值保持信號Vout；輸入電路還通過電容C1與高速比較器U2的輸入端連接；高速比較器的輸出端連接控制邏輯電路，控制邏輯電路的輸出端通過復(fù)位信號連接于峰值保持電路；高速比較器的另一輸入端接可調(diào)閾值電壓Vth。本發(fā)明的優(yōu)點是該裝置可以跟蹤并保持前沿小于2.5ns、脈寬小于10ns、頻率在100Hz－2MHz范圍內(nèi)的脈沖信號；輸入脈沖范圍0－5V；線性的測量范圍從100mV－3V時，積分非線性小于0.8％；下垂速率小于1.3mV／us；電路工作穩(wěn)定，抗干擾能力強。
文檔編號H03K5/1532GK103236830SQ20131012757
公開日2013年8月7日 申請日期2013年4月14日 優(yōu)先權(quán)日2013年4月14日
發(fā)明者千奕, 蘇弘, 董成富, 佘乾順, 趙紅赟, 孔潔, 馬曉莉 申請人:中國科學(xué)院近代物理研究所